論文の概要: Hardware-Tailored Resource Estimation for Magic-State Distillation on Silicon Spin Qubits

• arxiv url: http://arxiv.org/abs/2605.28936v1
• Date: Wed, 27 May 2026 18:00:02 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-05-30 02:45:55.132279
• Title: Hardware-Tailored Resource Estimation for Magic-State Distillation on Silicon Spin Qubits
• Title（参考訳）: シリコンスピンビット上のマジックステート蒸留のためのハードウェア設計資源推定
• Authors: Songqinghao Yang, Christopher K. Long, Rubén M. Otxoa, Prakash Murali, Crispin H. W. Barnes, David R. M. Arvidsson-Shukur,
• Abstract要約: シリコンスピンキュービットプラットフォーム上での高忠実な論理魔法状態生成のための資源分析 シャットリングベースのSpinBus設計を含む、さまざまなアーキテクチャを検討します。 我々は、表面、色、バイアス付きエラー訂正コードを比較し、マジックステート蒸留プロトコルを5to1ドルと15to1ドルで分析する。
• 参考スコア（独自算出の注目度）: 0.21550839871882013
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: We present a resource analysis for generating high-fidelity logical magic states on silicon spin-qubit platforms. We consider a range of architectures, including a shuttling-based SpinBus design, a dense nearest-neighbor layout, and a hybrid scheme with shuttling-connected patches. We compare surface, color, and biased error-correcting codes, and analyze the $5\to1$ and $15\to1$ magic-state distillation protocols. Our approach combines bottom-up and top-down methodologies. We construct a hardware-level noise model based on a silicon-processor Hamiltonian with realistic parameters and $1/f$ non-Markovian noise, enabling estimation of physical resources required to reach target logical error rates. These results are propagated to system-level overheads for applications including spin dynamics, integer factorization, and quantum chemistry. Conversely, we fix target logical fidelities and derive corresponding constraints on hardware performance. Our framework enables systematic evaluation of resource-reduction strategies. We find that optimized control pulses reduce magic-state distillation overhead by 42\% compared to standard gate implementations. In addition, silicon-tailored biased error-correcting codes achieve an approximately threefold reduction in physical footprint relative to the surface code, even without physical-bias-preserving operations.
• Abstract（参考訳）: シリコンスピンキュービットプラットフォーム上で高忠実度論理魔法状態を生成するための資源分析を行う。 我々は、シャットリングベースのSpinBus設計、密集した近接配置、シャットリング接続されたパッチを用いたハイブリッドスキームなど、さまざまなアーキテクチャについて検討する。 表面、色、バイアスのあるエラー訂正コードを比較し、マジックステート蒸留プロトコルの5ドルと15ドルを分析します。 私たちのアプローチはボトムアップとトップダウンの方法論を組み合わせています。 我々は,現実的なパラメータと1/fの非マルコフ雑音を持つシリコンプロセッサのハミルトニアンに基づくハードウェアレベルのノイズモデルを構築し,ターゲット論理誤差率に到達するために必要な物理資源の推定を可能にする。 これらの結果はスピン力学、整数分解、量子化学などの応用のためのシステムレベルのオーバーヘッドに伝播する。 逆に、対象とする論理的忠実性を修正し、ハードウェア性能に対する対応する制約を導出する。 本フレームワークは,資源削減戦略の体系的評価を可能にする。 最適化された制御パルスは,標準ゲート実装と比較して,マジックステート蒸留のオーバーヘッドを42\%低減することがわかった。 さらに、シリコン調整されたバイアス付き誤り訂正符号は、物理的バイアス保存操作がなくても、表面コードに対する物理的フットプリントの約3倍の減少を達成する。

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