論文の概要: CRAM-ER: Error-Resilient Spintronic Computational Random Access Memory for Scalable In-Memory Computation
- arxiv url: http://arxiv.org/abs/2606.02781v1
- Date: Mon, 01 Jun 2026 18:45:05 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-06-03 22:00:04.548101
- Title: CRAM-ER: Error-Resilient Spintronic Computational Random Access Memory for Scalable In-Memory Computation
- Title（参考訳）: CRAM-ER: スケーラブルインメモリ計算のための誤差耐性スピントロニクス計算ランダムアクセスメモリ
- Authors: Sohan Salahuddin Mugdho, Md. Shahedul Hasan, Brahmdutta Dixit, Yang Lv, Jian-Ping Wang, Cheng Wang,
- Abstract要約: スケーラブルなインメモリ行列ベクトル乗算(MVM)のためのエラー耐性CRAM(CRAM-ER)アーキテクチャを提案する。
DNNベンチマークにおけるCMOS+スピントロニックハイブリッドアーキテクチャの評価は、CRAMレイテンシを最大2桁まで低減し、ほぼロスレスな精度を示す。
- 参考スコア（独自算出の注目度）: 5.851126867333842
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Deep neural networks (DNNs) have achieved state-of-the-art performance across diverse domains. However, typical Von Neumann compute paradigms face severe memory bottlenecks. Emerging near-memory and compute-in-memory approaches alleviate this but incur significant peripheral overhead. Computational Random Access Memory (CRAM) based on MRAM enables in-situ logic without peripheral overhead, offering a dense, energy-efficient solution. However, probabilistic MRAM switching induces gate-level errors that limit the scalability and reliability of CRAM for accelerating DNN. Moreover, the large number of sequential MRAM writes severely constrains CRAM throughput. To address these challenges, we propose an error-resilient CRAM (CRAM-ER) architecture for scalable in-memory matrix-vector multiplications (MVMs). Our error-aware hardware-software co-design framework leverages a hybrid spintronic-CRAM + CMOS adder-tree architecture to mitigate the impact of device-level errors, demonstrating MVM functionality with high area and energy efficiency. We further develop an error-aware model fine-tuning and fine-grained error correction for enhanced error resilience. Evaluations of the CMOS+spintronic hybrid architecture on DNN benchmarks show near-lossless accuracy while reducing CRAM latency by up to 2 orders of magnitude, outperforming CPU/GPU+high-bandwidth DRAM in both energy efficiency and energy-delay product.
- Abstract（参考訳）: ディープニューラルネットワーク(DNN)は、さまざまなドメインで最先端のパフォーマンスを実現している。
しかし、典型的なフォン・ノイマン計算パラダイムは深刻なメモリボトルネックに直面している。
進化するニアメモリとコンピュートインメモリのアプローチにより、この問題は緩和されるが、周辺オーバーヘッドは大幅に減少する。
MRAMをベースとした計算ランダムアクセスメモリ(CRAM)は、周辺オーバーヘッドを伴わずにin-situロジックを可能にし、高密度でエネルギー効率のソリューションを提供する。
しかし、確率的MRAMスイッチングは、DNNの高速化のためのCRAMのスケーラビリティと信頼性を制限するゲートレベルのエラーを引き起こす。
さらに、多数のシーケンシャルMRAMがCRAMスループットを厳しく制限する。
これらの課題に対処するために、スケーラブルなメモリ内行列ベクトル乗算(MVM)のためのエラー耐性CRAM(CRAM-ER)アーキテクチャを提案する。
我々のエラー対応ハードウェア・ソフトウェア共同設計フレームワークは、ハイブリッドスピントロニクスCRAM + CMOS加算木アーキテクチャを活用し、デバイスレベルのエラーの影響を緩和し、高い面積とエネルギー効率でMVM機能を実証する。
さらに,誤差応答性向上のための微調整および微調整を行うモデルを開発した。
DNNベンチマークにおけるCMOS+スピントロニックハイブリッドアーキテクチャの評価は、CRAMレイテンシを最大2桁まで低減し、エネルギー効率とエネルギー遅延の両面でCPU/GPU+高帯域DRAMを上回っている。
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