論文の概要: ITP-STDP: An Intrinsic-Timing Power-of-Two Learning Engine for On-Chip SNN Training
- arxiv url: http://arxiv.org/abs/2606.06159v1
- Date: Thu, 04 Jun 2026 13:32:20 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-06-05 22:39:44.820985
- Title: ITP-STDP: An Intrinsic-Timing Power-of-Two Learning Engine for On-Chip SNN Training
- Title（参考訳）: ITP-STDP:オンチップSNNトレーニングのための2段階学習エンジン
- Authors: Haihang Xia, Xinyu Zhao, Xuecheng Wang, John Goodenough, Charith Abhayaratne, Panagiotis A. Panagiotou, Chunyi Song, Tiantai Deng,
- Abstract要約: スパイキングニューラルネットワーク(SNN)は、第3世代のニューラルネットワークとして出現する可能性がある。
スパイク刺激依存性可塑性(STDP)は、最も広く研究され広く採用されているプラスチックの1つである。
本稿では,本質的な2つのSTDPとそれに対応する学習エンジンハードウェアアーキテクチャについて述べる。
- 参考スコア（独自算出の注目度）: 11.445934758244745
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Spiking neural networks (SNNs) have the potential to emerge as the third generation of neural networks and have attracted increasing attention across a wide range of applications. However, the large number of synaptic connections in SNNs leads to intensive weight-update computation by on-chip learning algorithms during training, resulting in substantial hardware resource utilization and energy consumption. Among existing SNN learning algorithms, spike-timing-dependent plasticity (STDP) is one of the most extensively studied and widely adopted, serving as a fundamental learning component in SNNs. To address the hardware and energy overheads associated with SNN training, this paper presents intrinsic-timing power-of-two STDP (ITP-STDP) and its corresponding prototype learning engine hardware architecture. The proposed design is evaluated through a dedicated mean-field synaptic drift model for dynamical analysis and further validated across SNN networks of different scales and datasets. It is further implemented on both ASIC and FPGA platforms and compared with state-of-the-art approaches, including the original STDP and more complex STDP variants. The results demonstrate superior energy efficiency, higher operating speed, and substantially lower hardware resource utilization, as the proposed design eliminates most of the computational overhead of STDP through both algorithmic and hardware-level optimizations. On the FPGA platform, the proposed design improves energy efficiency by 4.5$\times$ to 219.8$\times$ over the compared designs. On the ASIC platform, the proposed design achieves a 4.8$\times$ to 22.01$\times$ speedup while consuming only 1.2% to 3.3% of the area required by prior works.
- Abstract（参考訳）: スパイキングニューラルネットワーク(SNN)は、第3世代のニューラルネットワークとして出現する可能性があり、広範囲のアプリケーションで注目を集めている。
しかし、SNNにおける多くのシナプス接続は、トレーニング中にオンチップ学習アルゴリズムによる重み付け計算を集中的に行い、ハードウェアリソースの利用とエネルギー消費を著しく増加させる。
既存のSNN学習アルゴリズムの中で、スパイクタイピング依存塑性(STDP)は、SNNの基本的な学習要素として最も広く研究され広く採用されている。
本稿では,SNNトレーニングに伴うハードウェアとエネルギーのオーバーヘッドに対処するため,本研究は本質的な2つのSTDP(ITP-STDP)と,それに対応するプロトタイプ学習エンジンハードウェアアーキテクチャを提案する。
提案した設計は、動的解析のための専用平均場シナプスドリフトモデルを用いて評価され、異なるスケールとデータセットのSNNネットワークにまたがってさらに検証される。
ASICとFPGAプラットフォームの両方でさらに実装されており、オリジナルのSTDPやより複雑なSTDPなど、最先端のアプローチと比較されている。
提案設計では,アルゴリズムとハードウェアレベルの最適化により,STDPの計算オーバーヘッドの大部分を排除し,エネルギー効率の向上,動作速度の向上,ハードウェアリソース利用の大幅な低減を実現している。
FPGAプラットフォーム上では、提案された設計は、比較した設計よりも4.5$\times$を219.8$\times$に改善する。
ASICプラットフォームでは、提案された設計は4.8$\times$から22.01$\times$ Speedupを達成すると同時に、以前の作業で必要とされる領域の1.2%から3.3%しか消費しない。
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