論文の概要: OpenRTLSet: A Fully Open-Source Dataset for Large Language Model-based Verilog Module Design

• arxiv url: http://arxiv.org/abs/2606.10285v1
• Date: Tue, 09 Jun 2026 01:17:46 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-06-10 15:40:58.243183
• Title: OpenRTLSet: A Fully Open-Source Dataset for Large Language Model-based Verilog Module Design
• Title（参考訳）: OpenRTLSet: 大規模言語モデルベースのVerilogモジュール設計のための完全なオープンソースデータセット
• Authors: Jinghua Wang, Lily Jiaxin Wan, Sanjana Pingali, Scott Smith, Manvi Jha, Shalini Sivakumar, Xing Zhao, Kaiwen Cao, Deming Chen,
• Abstract要約: OpenRTLSetは、ハードウェア設計のための最大の完全なオープンソースデータセットを導入し、研究コミュニティと業界に131,000以上の多様なVerilogコードサンプルを提供している。 当社のデータセットは,GitHubリポジトリ(102kモジュール),VHDL翻訳(5kモジュール),シンセサイズ可能なC/C++翻訳(24kモジュール)といったVerilogコードを,すべてプロプライエタリな制限なしに自由に利用できるように一意に結合しています。
• 参考スコア（独自算出の注目度）: 12.49987156929672
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: OpenRTLSet introduces the largest fully open-source dataset for hardware design, offering over 131,000 diverse Verilog code samples to the research community and industry. Our dataset uniquely combines Verilog code from GitHub repositories (102k modules), VHDL translations (5k modules), and synthesizable C/C++ translations (24k modules), all freely accessible without proprietary restrictions. Using the reasoning model DeepSeek-R1, we generated paired natural language descriptions for each code sample, enabling fine-tuning of various language model families (e.g., Qwen and Granite) for Verilog code generation. Our dataset explores multiple options, including Verilator-generated C++ files as additional context during labeling, quantization techniques (INT4 vs. BF16), and performance differences across model sizes (7B-32B parameters). OpenRTLSet demonstrates that open-source approaches can achieve superior performance in hardware design tasks, establishing a new foundation for accessible research and commercial use in this domain.
• Abstract（参考訳）: OpenRTLSetは、ハードウェア設計のための最大の完全なオープンソースデータセットを導入し、研究コミュニティと業界に131,000以上の多様なVerilogコードサンプルを提供している。 当社のデータセットは,GitHubリポジトリ(102kモジュール),VHDL翻訳(5kモジュール),合成可能なC/C++翻訳(24kモジュール)のVerilogコードを独自に結合しています。 推論モデルであるDeepSeek-R1を用いて、コードサンプル毎にペアの自然言語記述を生成し、Verilogコード生成のためのさまざまな言語モデルファミリ(例えば、Qwen、Granite)の微調整を可能にしました。 我々のデータセットは、ラベル付け中に追加のコンテキストとして、Verilatorで生成されたC++ファイル、量子化技術(INT4 vs. BF16)、モデルサイズ(7B-32Bパラメータ)のパフォーマンス差など、複数のオプションを探索している。 OpenRTLSetは、オープンソースアプローチがハードウェア設計タスクにおいて優れたパフォーマンスを達成することを実証し、この領域でアクセス可能な研究と商用利用のための新しい基盤を確立する。

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