論文の概要: Coset Ensemble Decoder for Quantum Error Correction with Algorithm-Hardware Co-Design

• arxiv url: http://arxiv.org/abs/2606.11076v1
• Date: Tue, 09 Jun 2026 16:37:13 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-06-10 15:40:58.616305
• Title: Coset Ensemble Decoder for Quantum Error Correction with Algorithm-Hardware Co-Design
• Title（参考訳）: アルゴリズムハードウェア共設計による量子誤り訂正のためのコセットアンサンブルデコーダ
• Authors: Shuang Liang, Jubo Xu, Giulio Bassanino, Qianzhou Wang, Yidong Zhou, Yuncheng Lu, Zhiwen Mo, Paul H. J. Kelly, Bo Yuan, Wayne Luk, Hongxiang Fan,
• Abstract要約: 量子エラー補正(QEC)は、エラー症候群をリアルタイムで抽出し、復号する。 QECの重要なコンポーネントはデコーダであり、これは古典的なサブシステムであり、高い論理精度と超低レイテンシを同時に提供する必要がある。 本稿では,既存のアプローチに対する精度-遅延トレードオフを改善するアルゴリズム-ハードウェア共同設計を提案する。
• 参考スコア（独自算出の注目度）: 16.143601808851162
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Reliable large-scale quantum computation relies on fault-tolerant architectures, where quantum error correction (QEC) continuously extracts and decodes error syndromes in real time. A critical component in QEC is the decoder, a classical subsystem that must simultaneously deliver high logical accuracy and ultra-low latency. This paper presents a novel algorithm-hardware co-design that improves the accuracy-latency trade-off over existing approaches such as vanilla Minimum-Weight Perfect Matching (MWPM) and Union-Find (UF) decoders. At the algorithmic level, we introduce coset ensemble decoding, which improves UF decoding by explicitly exploiting logically equivalent cosets. Our method performs ensemble forest exploration to generate multiple coset-consistent candidates and aggregates them to approximate coset-level maximum-likelihood decoding. We further reduce computational and memory complexity via reverse-order elimination and lossless graph compression, without sacrificing accuracy. At the hardware level, we design a domain-specific architecture that temporally reuses resources, avoiding the code-distance-proportional resource growth in prior spatial architectures. Several optimizations, such as multi-bank memory hashing and hierarchical ID mapping, are proposed to mitigate pipeline stalls and memory conflicts under highly concurrent access patterns. Under a circuit-level depolarizing noise model, our co-design approach achieves a better accuracy-latency trade-off than prior MWPM- and UF-based decoders, while reducing FPGA LUT consumption by up to 8.2 times compared with reported UF-based decoder resources. The tunable candidate number further exposes a flexible design knob, enabling users to tailor decoding performance to the requirements of different fault-tolerant workloads. Our implementation is publicly available at https://github.com/IMSeonL/coset-ensemble-decoder.
• Abstract（参考訳）: 信頼性の高い大規模量子計算はフォールトトレラントアーキテクチャに依存しており、量子エラー補正(QEC)はリアルタイムでエラーシンドロームを抽出しデコードする。 QECの重要なコンポーネントはデコーダであり、これは古典的なサブシステムであり、高い論理精度と超低レイテンシを同時に提供する必要がある。 本稿では,Vanilla Minimum-Weight Perfect Matching (MWPM) やUnion-Find (UF) デコーダなどの既存手法に対する精度-遅延トレードオフを改善するアルゴリズム-ハードウェア共設計を提案する。 アルゴリズムレベルでは、論理的に等価なコセットを明示的に活用することでUFデコーディングを改善するコセットアンサンブルデコーディングを導入する。 本手法は,複数のコセット一貫性のある候補を生成し,コセットレベルの最大値類似復号を近似するために集約するアンサンブル森林探索を行う。 さらに、精度を犠牲にすることなく、逆次除去とロスレスグラフ圧縮による計算とメモリの複雑さを低減します。 ハードウェアレベルでは,時間的に資源を再利用するドメイン固有アーキテクチャを設計する。 マルチバンクメモリハッシュや階層IDマッピングといったいくつかの最適化は、パイプラインストールと高並列アクセスパターン下でのメモリ競合を軽減するために提案されている。 回路レベルの脱分極ノイズモデルでは,提案手法は従来のMWPMやUFベースのデコーダよりも精度の高いトレードオフを実現するとともに,FPGA LUTの消費電力をUFベースのデコーダと比較して最大8.2倍削減する。 チューニング可能な候補番号はさらにフレキシブルな設計ノブを公開し、ユーザは異なるフォールトトレラントワークロードの要件に合わせてデコードのパフォーマンスを調整できる。 私たちの実装はhttps://github.com/IMSeonL/coset-ensemble-decoder.comで公開されています。

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