論文の概要: A Cryogenic Uniaxial Strain Cell for Quantum Devices
- arxiv url: http://arxiv.org/abs/2606.11485v1
- Date: Tue, 09 Jun 2026 22:19:25 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-06-11 16:42:38.202207
- Title: A Cryogenic Uniaxial Strain Cell for Quantum Devices
- Title（参考訳）: 量子デバイス用低温一軸ひずみセル
- Authors: Bradley Lloyd, Davis Rash, Chandler Wilburn, Paul Kliewer, Meenakshi Singh,
- Abstract要約: 既存の圧電ひずみ細胞は、一般に脆弱で高アスペクト比の単結晶に最適化されている。
厚みのある正方形の基板を均一に歪めるように設計された圧電一軸ひずみセルを提案する。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Mechanical strain is a powerful resource for tuning quantum systems, but existing piezoelectric strain cells are generally optimized for fragile, high-aspect-ratio single crystals rather than the thick, square-profile chips typical of semiconductor quantum devices. Furthermore, adapting these cells for qubits requires accommodating dense RF and DC wiring while maintaining strict electrical isolation from high-voltage piezo actuators. Here, we present a piezoelectric uniaxial strain cell designed to homogeneously strain thick, square-profile substrates. We introduce a highly symmetric dual-chip loading configuration that effectively suppresses flexural deformation and shear stress. The cell integrates a high-density RF/DC interposer to support standard wire bonding and encloses the actuators in a grounded Faraday cage to prevent unwanted Stark shifts in the device layer. Finite element simulations confirm that combining stiff actuators with this symmetric mounting drastically improves strain homogeneity. Finally, we validate the apparatus experimentally by applying uniaxial strain to a 200 $μ$m thick silicon die. Surface strain measurements demonstrate an applied strain of 215 $με$ for 200 V applied piezo bias.
- Abstract（参考訳）: 機械的ひずみは量子系をチューニングするための強力な資源であるが、既存の圧電ひずみ細胞は半導体量子デバイスに典型的な太く正方形のチップではなく、脆弱で高アスペクト比の単結晶に最適化されている。
さらに、これらの細胞を量子ビットに適応させるには、高電圧圧電アクチュエータからの厳密な電気的隔離を維持しながら、高密度RFおよび直流配線を調節する必要がある。
ここでは、厚みのある正方形の基板を均質に歪めるように設計された圧電一軸ひずみセルについて述べる。
屈曲変形とせん断応力を効果的に抑制する高対称デュアルチップ載荷構成を導入する。
セルは、高密度RF/DCインターポーザを統合し、標準ワイヤボンディングをサポートし、接地されたファラデーケージにアクチュエータを囲み、デバイス層内の不要なスタークシフトを防止する。
有限要素シミュレーションにより、剛体アクチュエータと対称な実装を組み合わせることで、ひずみの均一性が劇的に向上することを確認した。
最後に, 厚さ200$μ$mのシリコンダイスに一軸ひずみを印加して実験を行った。
表面ひずみ測定は200Vのピエゾバイアスに対して215$με$の印加ひずみを示した。
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