論文の概要: MPX: A Unified Systolic Array for Matrix and Polynomial Multiplication

• arxiv url: http://arxiv.org/abs/2606.16394v1
• Date: Mon, 15 Jun 2026 08:29:37 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-06-16 18:36:05.047023
• Title: MPX: A Unified Systolic Array for Matrix and Polynomial Multiplication
• Title（参考訳）: MPX: 行列と多項式の乗算のための統一シストリックアレイ
• Authors: George Alexakis, Dimitrios Schoinianakis, Giorgos Dimitrakopoulos,
• Abstract要約: 多項式乗算は完全同相暗号(FHE)とポスト量子暗号(PQC)の基本核である 最近の取り組みはNTT計算を既存のマトリックスエンジンにマッピングし、暗号処理のためのAIハードウェアの再利用を可能にしている。 行列乗算と直接乗算の両方を同じハードウェアファブリック内でサポートするデュアルマルチモードアレイMPXを提案する。
• 参考スコア（独自算出の注目度）: 0.3186130813218338
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Polynomial multiplication is a fundamental kernel in Fully Homomorphic Encryption (FHE) and post-quantum cryptography (PQC) and is commonly accelerated through Number Theoretic Transforms (NTTs). To avoid the cost of designing dedicated cryptographic accelerators, recent efforts have mapped NTT computations onto existing systolic matrix engines, enabling the reuse of AI hardware for cryptographic workloads. In this work, we take the opposite approach. We observe that the wavefront dataflow of systolic arrays naturally aligns with the accumulation pattern of polynomial multiplication and leverage this correspondence to design MPX, a dual-mode systolic array that supports both matrix multiplication and direct polynomial multiplication within the same hardware fabric. Experimental results show that extending a conventional systolic array with this dual-mode capability requires only 20% additional area and introduces negligible power overhead during matrix-multiplication execution. In polynomial-multiplication mode, MPX achieves more than 1.2x lower latency compared to NTT-based polynomial multiplication on systolic matrix engines.
• Abstract（参考訳）: 多項式乗算(Polynomial multiplication)は、FHE(Fully Homomorphic Encryption)とPQC(Post-quantum Cryptography)の基本的なカーネルであり、Number Theoretic Transforms (NTTs)を通じて一般的に加速される。 専用の暗号アクセラレータを設計するコストを回避するため、最近の取り組みでは、NTT計算を既存のシストリックマトリックスエンジンにマッピングし、暗号化ワークロードに対するAIハードウェアの再利用を可能にしている。 この作業では、反対のアプローチを取ります。 本稿では,行列乗算と直多項式乗算の両方をサポートするデュアルモード・シストリック・アレイであるMPXの設計に,多項式乗算の蓄積パターンと自然に一致することを観察する。 実験結果から, 従来のシストリックアレイをこの二重モードで拡張するには20%の追加面積が必要であり, 行列乗算実行時に無視可能な電力オーバーヘッドが生じることがわかった。 多項式乗算モードでは、MPXはシストリクス行列エンジン上のNTTベースの多項式乗算に比べて1.2倍以上のレイテンシを実現する。

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