論文の概要: Low-Cost Multi-Precision Systolic Arrays for Accelerating FHE NTTs on AI ASICs

• arxiv url: http://arxiv.org/abs/2606.19866v1
• Date: Thu, 18 Jun 2026 07:26:13 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-06-19 18:23:39.696213
• Title: Low-Cost Multi-Precision Systolic Arrays for Accelerating FHE NTTs on AI ASICs
• Title（参考訳）: AIASIC上でのFHE NTTの高速化のための低コストマルチ精度シストリックアレイ
• Authors: George Alexakis, Dimitrios Schoinianakis, Giorgos Dimitrakopoulos,
• Abstract要約: ホモモルフィック暗号化(FHE)は、堅牢なデータのプライバシを保証するが、計算オーバーヘッドの禁止に悩まされる。 Processing Units (TPU)のようなAIハードウェア上でFHEを加速することは有望だが、基本的には精度のミスマッチによって制限されている。 低精度行列乗算と同期して完全精度の出力再構成を行う最小限のマルチ精度シストリックアレイを提案する。
• 参考スコア（独自算出の注目度）: 0.3186130813218338
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Fully Homomorphic Encryption (FHE) ensures robust data privacy but suffers from prohibitive computational overhead. Accelerating FHE on AI hardware like Tensor Processing Units (TPUs) is promising, yet fundamentally limited by a precision mismatch: TPUs are optimized for 8-bit arithmetic, whereas FHE and its critical parts such as the Number Theoretic Transform (NTT), demand high precision. Current approaches bridge this gap using matrix decomposition to execute NTT computations on low-precision matrix engines. However, reconstructing the full-precision results requires shift-and-add accumulation that does not match the dataflow of matrix multiplication. This forces offloading full-precision reconstruction from matrix engines to vector processors that disrupts the matrix multiplication dataflow, creating significant performance bottleneck. To resolve this limitation, we propose a minimally modified multi-precision systolic array that performs full-precision output reconstruction natively within the array in sync with low-precision matrix multiplication under a uniform dataflow. Synthesized at 7nm with OpenRoad, our design incurs negligible hardware overhead. Cycle-accurate simulations using SCALE-Sim demonstrate that natively executing NTTs on the proposed architecture achieves at least 1.33x speedup, for transform sizes 2^12 to 2^16 on 128x128 matrix engines, successfully enabling standard AI hardware to support high-precision FHE acceleration.
• Abstract（参考訳）: FHE(Fully Homomorphic Encryption)は、堅牢なデータのプライバシを保証するが、計算オーバーヘッドの禁止に悩まされる。 TPUは8ビット演算に最適化されているのに対して、NTT(Number Theoretic Transform)のようなFHEとその重要な部分は高い精度を要求する。 現在のアプローチでは、行列分解を用いてこのギャップを橋渡し、低精度行列エンジン上でNTT計算を実行する。 しかし、完全精度の結果を再構築するには、行列乗算のデータフローにマッチしないシフト・アンド・加算の蓄積が必要となる。 これにより、行列エンジンから行列乗算データフローを乱すベクトルプロセッサへの完全精度再構成がオフロードされ、大きなパフォーマンスボトルネックが生じる。 この制限を解決するために、一様データフロー下での低精度行列乗算と同期して、配列内の完全精度出力をネイティブに再現する最小限のマルチ精度シストリックアレイを提案する。 OpenRoadで7nmで合成すると、ハードウェアのオーバーヘッドは無視できる。 SCALE-Simを用いたサイクル精度シミュレーションでは、128x128マトリクスエンジンの変換サイズ2^12から2^16に対して,提案アーキテクチャ上でNTTをネイティブに実行することで,少なくとも1.33倍の高速化を実現している。

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