論文の概要: Direct Spatial Implementation of Sparse Matrix Multipliers for Reservoir Computing

• arxiv url: http://arxiv.org/abs/2101.08884v1
• Date: Thu, 21 Jan 2021 23:16:22 GMT
• ステータス: 翻訳完了
• システム内更新日: 2021-03-21 07:47:12.925924
• Title: Direct Spatial Implementation of Sparse Matrix Multipliers for Reservoir Computing
• Title（参考訳）: 貯留層計算のためのスパース行列乗算器の直接空間実装
• Authors: Matthew Denton and Herman Schmit
• Abstract要約: 貯水池の計算システムは、非常に大きくてスパースな固定行列の繰り返し乗算に依存している。 これらの固定行列の直接実装は、計算で実行される作業を最小化する。 ビットシリアル行列乗算器の構造を提示し、正則符号付き桁表現を用いて論理利用をさらに削減する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Reservoir computing systems rely on the recurrent multiplication of a very large, sparse, fixed matrix. We argue that direct spatial implementation of these fixed matrices minimizes the work performed in the computation, and allows for significant reduction in latency and power through constant propagation and logic minimization. Bit-serial arithmetic enables massive static matrices to be implemented. We present the structure of our bit-serial matrix multiplier, and evaluate using canonical signed digit representation to further reduce logic utilization. We have implemented these matrices on a large FPGA and provide a cost model that is simple and extensible. These FPGA implementations, on average, reduce latency by 50x up to 86x versus GPU libraries. Comparing against a recent sparse DNN accelerator, we measure a 4.1x to 47x reduction in latency depending on matrix dimension and sparsity. Throughput of the FPGA solution is also competitive for a wide range of matrix dimensions and batch sizes. Finally, we discuss ways these techniques could be deployed in ASICs, making them applicable for dynamic sparse matrix computations.
• Abstract（参考訳）: 貯水池計算システムは、非常に大きくスパースで固定された行列の繰り返しの乗算に依存する。 これらの固定行列の空間的直接的実装は計算における作業を最小限にし、定常伝播と論理最小化による遅延と電力の大幅な削減を可能にする。 ビットシリアル演算により、巨大な静的行列を実装できる。 本稿では,ビットシリアル行列乗算器の構造を示し,正規符号付き桁表現を用いて論理利用のさらなる削減を図る。 我々は、これらの行列を大きなFPGA上に実装し、シンプルで拡張可能なコストモデルを提供する。 これらのFPGAの実装は平均して、GPUライブラリと比較して50倍のレイテンシを86倍に削減する。 最近のスパースdnn加速器と比較すると、マトリックス次元とスパース性に依存するレイテンシの4.1倍から47倍削減できる。 FPGAソリューションのスループットは、幅広い行列次元とバッチサイズに対して競合する。 最後に,これらの手法をASICに展開する方法について議論し,動的スパース行列計算に適用する。

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