論文の概要: Low-Energy Reduced RISC-V Instruction Subset Processor for Tsetlin Machine Inference at the Edge

• arxiv url: http://arxiv.org/abs/2606.19964v1
• Date: Thu, 18 Jun 2026 09:05:41 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-06-19 18:23:39.753037
• Title: Low-Energy Reduced RISC-V Instruction Subset Processor for Tsetlin Machine Inference at the Edge
• Title（参考訳）: エッジにおけるTsetlinマシン推論のための低エネルギーRISC-V命令サブセットプロセッサ
• Authors: Chanda Gupta, Sanidhya Bhatia, Shaurya Priyadarshi, Himani Panwar, Rishad Shafik, Sudip Roy,
• Abstract要約: Tsetlin Machine (TM) は、単純なビットワイズ演算と有限状態オートマトンに依存する論理ベースの機械学習アプローチである。 最近の研究はTMに基づくコプロセッサと加速器の設計に焦点を当てている。 ドメイン固有のRISC-VマイクロプロセッサアーキテクチャとTM推論に適した設計フローを提案する。
• 参考スコア（独自算出の注目度）: 1.2285549481077163
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Tsetlin Machine (TM) is a logic-based machine learning approach that relies on simple bitwise operations and finite-state automata, which makes it attractive for edge AI deployments. Recent work has focused on co-processor and accelerator designs based on Tsetlin Machines (TMs). Although these designs achieve high performance, they typically depend on tightly coupled interfaces, microcode-style programming, and external host processors, limiting flexibility and ease of programming. In this work, we present a domain-specific RISC-V microprocessor architecture and design flow tailored for TM inference. Leveraging the modular structure of RISC-V, we design a reduced instruction subset processor that retains programmability while targeting improved performance and lower energy consumption for TM workloads. Instruction profiling is employed to guide instruction reduction, followed by datapath and control path simplifications tailored to TM inference. Both the baseline RV32IM core and the proposed reduced core are evaluated across multiple datasets and compared with Binarized Neural Networks (BNNs), which serve as a hardware-efficient baseline due to their reliance on bitwise operations during inference. Results show that TM achieves comparable or higher accuracy (e.g., up to 88.18% on CIFAR-2 compared to 60.0% for BNN) while reducing execution time by up to 98% across multiple datasets. Furthermore, the proposed design achieves an average $29.7\times$ reduction in energy consumption, demonstrating its effectiveness for programmable and efficient edge AI systems.
• Abstract（参考訳）: Tsetlin Machine(TM)は、論理ベースの機械学習アプローチで、単純なビットワイズ操作と有限状態オートマトンに依存しているため、エッジAIデプロイメントに魅力がある。 最近の研究は、Tsetlin Machines (TMs)に基づくコプロセッサとアクセラレータの設計に焦点を当てている。 これらの設計は高い性能を達成するが、通常は密結合したインターフェース、マイクロコードスタイルのプログラミング、外部ホストプロセッサに依存し、柔軟性とプログラミングの容易さを制限している。 本研究では,ドメイン固有のRISC-VマイクロプロセッサアーキテクチャとTM推論に適した設計フローを提案する。 RISC-Vのモジュール構造を活用することで,TMワークロードの性能向上と消費電力削減を目標とし,プログラム性を維持した命令サブセットプロセッサを設計する。 命令の削減を誘導するために命令プロファイリングを使用し、続いてデータパスと制御パスをTM推論に合わせて単純化する。 ベースラインRV32IMコアと提案した縮小コアは、複数のデータセットで評価され、推論中のビットワイズ操作に依存するため、ハードウェア効率のよいベースラインとして機能するBNN(Binarized Neural Networks)と比較される。 その結果、TMは、CIFAR-2で最大88.18%、BNNでは60.0%、CIFAR-2では最大88.18%、複数のデータセットで最大98%の精度で実行時間を短縮できることがわかった。 さらに、提案した設計は、平均29.7ドルのエネルギー消費の削減を実現し、プログラム可能で効率的なエッジAIシステムの有効性を実証している。

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