論文の概要: A Reconfigurable Multiplier Architecture for Error-Resilient Applications in RISC-V Core
- arxiv url: http://arxiv.org/abs/2605.08785v1
- Date: Sat, 09 May 2026 08:14:09 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-05-12 23:28:49.886747
- Title: A Reconfigurable Multiplier Architecture for Error-Resilient Applications in RISC-V Core
- Title（参考訳）: RISC-Vコアにおけるエラー回復性アプリケーションのための再構成可能な乗算器アーキテクチャ
- Abstract要約: 本稿では、エネルギー効率の良いニューラルネットワーク推論とエッジAIアプリケーションを対象として、RISC-Vコアに統合された実行時再構成可能な乗算器アーキテクチャを提案する。
提案した乗算器は、専用mulscrを用いて複数の精度レベルを持つ精度および近似計算の適応性をサポートする。
提案手法は,1.89DMIPS/MHzの計算性能を維持しつつ,それぞれ44%-52%,62%-68%の消費電力削減を実現している。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Neural Networks (NNs) have been widely adopted due to their outstanding efficacy and adaptability across computer vision and deep learning applications. The optimization of NNs is necessary to enable their deployment on energy constrained embedded devices, where the limited available energy poses a significant challenge for efficient inference. This paper presents a runtime reconfigurable multiplier architecture integrated into the RISC-V core, targeting energy efficient neural network inference and edge AI applications. The proposed multiplier supports adaptability for exact and approximate computation with multiple configurable accuracy levels via a dedicated mulscr, enabling fine-grained energy accuracy control within a standard processor pipeline. The proposed design achieves 44%-52% and 62%-68% power reduction in exact and approximate modes respectively, while maintaining the computational performance of 1.89 DMIPS/MHz. Evaluations on error-tolerant workloads including 2d convolution and matrix multiplication demonstrate up to 63% reduction in energy consumption, with the proposed design achieving 1.21 pJ/instruction for matrix multiplication, confirming its effectiveness for energy-constrained edge AI deployments.
- Abstract（参考訳）: ニューラルネットワーク(NN)は、コンピュータビジョンとディープラーニングアプリケーションにまたがる優れた有効性と適応性のために広く採用されている。
NNの最適化は、エネルギー制限された組み込みデバイスへの展開を可能にするために必要である。
本稿では、エネルギー効率の良いニューラルネットワーク推論とエッジAIアプリケーションを対象として、RISC-Vコアに統合された実行時再構成可能な乗算器アーキテクチャを提案する。
提案した乗算器は、専用mulscrを介して複数の構成可能な精度レベルを持つ正確で近似的な計算の適応性をサポートし、標準プロセッサパイプライン内できめ細かなエネルギー精度制御を可能にする。
提案手法は,1.89DMIPS/MHzの計算性能を維持しつつ,それぞれ44%-52%,62%-68%の消費電力削減を実現している。
2d畳み込みと行列乗算を含むエラー耐性ワークロードの評価は、行列乗算の1.21 pJ/インストラクションを達成し、エネルギー制約付きエッジAIデプロイメントの有効性を確認することで、エネルギー消費の最大63%の削減を示す。
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