論文の概要: VeriPilot: An LLM-Powered Verilog Debugging Framework

• arxiv url: http://arxiv.org/abs/2606.23759v1
• Date: Mon, 22 Jun 2026 09:15:40 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-06-24 22:16:48.598826
• Title: VeriPilot: An LLM-Powered Verilog Debugging Framework
• Title（参考訳）: VeriPilot: LLMベースのVerilogデバッグフレームワーク
• Authors: Yihan Wang, Cheng Liu, Jiazheng Zhang, Lei Zhang, Long Cheng, Xiaowei Li, Huawei Li,
• Abstract要約: We propose VeriPilot, a framework to enable fine-fine bug localization and repair in Verilog design。 VeriPilotは、Verilog設計とそれに対応する黄金モデルの間に内部変数のセマンティクスを整合させることで、出力レベルの比較を越えている。 その後、静的解析から派生した制御データフローグラフ(CDFG)を用いてステップバイステップの信号追跡を行う。
• 参考スコア（独自算出の注目度）: 28.151772567640354
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Verilog debugging remains one of the most time-consuming stages in digital circuit design. Recent advances in Large Language Models (LLMs) have enabled automated debugging; however, most existing approaches rely solely on test outputs and compiler feedback in an end-to-end manner, limiting their effectiveness on complex bugs. A key challenge is that the root cause of an error may be far removed from its observable outputs, making it difficult for LLMs to trace long dependency chains in code. This challenge is further exacerbated in large codebases, where long context lengths hinder efficient reasoning. To address these limitations, we propose VeriPilot, an LLM-powered debugging framework that leverages golden reference models to enable fine-grained bug localization and repair. VeriPilot goes beyond output-level comparison by aligning internal variable semantics between the Verilog design and its corresponding golden model through LLM-based analysis. It then performs step-by-step signal tracing using Control-Data-Flow Graphs (CDFGs) derived from static analysis, identifying a minimal set of suspicious code regions along with their correct counterparts from the golden model. These structured insights are subsequently provided to the LLM to guide reasoning and automated code repair. Experimental results on the Comprehensive Verilog Design Problems (CVDP) benchmark from NVIDIA demonstrate that VeriPilot improves the repair success rate of GPT-4o from 54.3\% to 85.71\%, significantly enhancing both bug localization accuracy and repair effectiveness for complex Verilog designs. The source code and benchmark are publicly available at Github https://github.com/YihanWn/VeriPilot.git.
• Abstract（参考訳）: Verilogデバッギングはデジタル回路設計において最も時間がかかる段階の1つである。 近年のLLM(Large Language Models)の進歩により、自動デバッグが可能になったが、既存のほとんどのアプローチは、テスト出力とコンパイラフィードバックをエンドツーエンドにのみ依存し、複雑なバグに対する有効性を制限している。 重要な課題は、エラーの根本原因が観測可能な出力から遠く離れてしまう可能性があることだ。 この課題は、長いコンテキスト長が効率的な推論を妨げる大規模なコードベースでさらに悪化している。 これらの制限に対処するために,金の参照モデルを活用し,きめ細かいバグのローカライゼーションと修復を可能にする,LLMベースのデバッグフレームワークであるVeriPilotを提案する。 VeriPilotは出力レベルの比較を超えて、Verilogの設計とそれに対応する黄金モデルの間の内部変数のセマンティクスをLCMベースの分析によって整列する。 次に、静的解析から派生した制御データフローグラフ(CDFG)を使用してステップバイステップの信号追跡を行い、ゴールデンモデルから正しい値とともに、疑わしいコード領域の最小セットを特定する。 これらの構造化された洞察はLLMに提供され、推論と自動コード修正のガイドとなる。 NVIDIA の Comprehensive Verilog Design Problems (CVDP) ベンチマークによる実験の結果、VeriPilot は GPT-4o の修理成功率を 54.3\% から 85.71\% に改善し、複雑な Verilog Design のバグローカライゼーション精度と修復効率を著しく向上することを示した。 ソースコードとベンチマークはGithub https://github.com/YihanWn/VeriPilot.gitで公開されている。

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