論文の概要: Exploring Side-Channel Protections in Hardware Implementations of PQC ML-KEM Verification

• arxiv url: http://arxiv.org/abs/2606.31681v1
• Date: Tue, 30 Jun 2026 13:57:33 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-01 18:27:19.242035
• Title: Exploring Side-Channel Protections in Hardware Implementations of PQC ML-KEM Verification
• Title（参考訳）: PQC ML-KEM検証のハードウェア実装におけるサイドチャネル保護の探索
• Abstract要約: ML-KEMはポスト量子暗号規格として採用されている。 藤崎・岡本(FO)検証のカプセル化は, サイドチャネル電力と電磁的(EM)解析に弱い。 本稿では,FPGAベースの実装に注目し,そのサイドチャネル脆弱性について検討する。
• 参考スコア（独自算出の注目度）: 5.189141170011886
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: As ML-KEM is adopted as a post-quantum cryptographic standard, resilience against physical side-channel attacks has become essential. Among the constituent steps, the decapsulation Fujisaki-Okamoto (FO) verification is particularly vulnerable to side-channel power and electromagnetic (EM) analysis. In this work, we focus on common FPGA-based implementations and examine their side-channel vulnerabilities, and compare them with those of microcontroller implementations. Three verification implementations, unprotected, hash-based (first-order), and higher-order masked, are evaluated for side-channel security on both a microcontroller and an FPGA. While FPGAs offer higher speed and parallelism, they often exhibit stronger side-channel leakage, especially in high bandwidth configurations. The higher-order masked designs still leak information about the underlying data due to hardware-level effects and data-dependent processing. Our experiments show that their parallelized processing on FPGAs introduces sufficient first-order leakage for full secret-key recovery. These results underscore the persistent challenge of securing PQC algorithms in performance-constrained and parallelized hardware environments.
• Abstract（参考訳）: ML-KEMは量子後暗号標準として採用されているため、物理チャネル攻撃に対するレジリエンスは不可欠である。 構成段階のうち, 藤崎・岡本検体(FO)の検体は, 特にサイドチャネル電力と電磁解析に弱い。 本研究では,FPGAの共通実装に着目し,そのサイドチャネル脆弱性を検証し,マイクロコントローラの実装と比較する。 マイクロコントローラとFPGAの両方のサイドチャネルセキュリティに対して,保護されていない,ハッシュベースの(第1次),高次マスキングの3つの検証実装を評価した。 FPGAは高速で並列性を提供するが、特に高帯域幅構成において、より強力なサイドチャネルリークを示すことが多い。 高次のマスクデザインは、ハードウェアレベルの効果とデータ依存処理のために、基礎となるデータに関する情報をまだリークしている。 実験の結果,FPGA上での並列処理は,秘密鍵の完全回復に十分な1次リークをもたらすことがわかった。 これらの結果は、性能に制約のある並列化されたハードウェア環境において、PQCアルゴリズムを確保するという永続的な課題を浮き彫りにしている。

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