論文の概要: Hardware-aware Graph Neural Networks prunning for embedded event-based vision

• arxiv url: http://arxiv.org/abs/2607.06739v1
• Date: Tue, 07 Jul 2026 19:09:03 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-09 22:50:30.200853
• Title: Hardware-aware Graph Neural Networks prunning for embedded event-based vision
• Title（参考訳）: 組み込みイベントベースビジョンのためのハードウェア対応グラフニューラルネットワーク
• Abstract要約: イベントベースのカメラは、モバイルロボティクスのセンサーとして人気を集めている。 これらのアプリケーションは、低レイテンシと消費電力で効率的なリアルタイムデータ処理を必要とする。 このような厳しい要求を満たすための戦略の1つは、効率的なアルゴリズムのハードウェアアクセラレーションである。
• 参考スコア（独自算出の注目度）: 6.945765172815977
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Event-based cameras are gaining popularity as the sensor of choice for mobile robotics, due to their high performance in dynamic environments. However, these applications require efficient real-time data processing with low latency and power consumption. One strategy to meet these stringent requirements is hardware acceleration of efficient algorithms that preserve the temporal sparsity of event data. In this work, we propose an optimization strategy for Graph Convolutional Neural Networks models aimed at adapting their architecture to the limited resources of embedded heterogeneous FPGA platforms. Our method incorporates hardware-aware pruning and quantization, taking into account the trade-off between on-chip memory savings and inference accuracy. Strategic exploration of the design space with Fine Grid Search and Greedy layer-wise Iterative Deepening Search methods enables flexible adaptation of the model architecture to the target platform. Our approach was evaluated across various network configurations and multiple datasets, resulting in BRAM memory reductions of 28.8% for CIFAR-10 (with a 1.65% decrease in accuracy), 31.4% for MNIST-DVS (accuracy drop of 3.55%), and 26.5% for N-Caltech101 (with a 5.18% accuracy reduction).
• Abstract（参考訳）: イベントベースのカメラは、動的環境における高性能のため、モバイルロボティクスに適したセンサーとして人気を集めている。 しかし、これらのアプリケーションは低レイテンシと消費電力で効率的なリアルタイムデータ処理を必要とする。 このような厳しい要求を満たすための1つの戦略は、イベントデータの時間的間隔を保存する効率的なアルゴリズムのハードウェアアクセラレーションである。 本研究では,組込み異種FPGAプラットフォームの限られたリソースにアーキテクチャを適用することを目的とした,グラフ畳み込みニューラルネットワークモデルの最適化戦略を提案する。 本手法は,オンチップメモリのメモリ節約と推論精度のトレードオフを考慮した,ハードウェア対応プルーニングと量子化を取り入れた手法である。 Fine Grid Search and Greedy Layerwise Iterative Deepening Search法による設計空間の戦略的探索により、モデルアーキテクチャをターゲットプラットフォームに柔軟に適応させることができる。 CIFAR-10は28.8%(精度1.65%)、MNIST-DVSは31.4%(精度3.55%)、N-Caltech101は26.5%(精度5.18%)である。

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