論文の概要: Deterministic single-electron trapping on solid neon using engineered dielectric surface geometry

• arxiv url: http://arxiv.org/abs/2607.13448v1
• Date: Wed, 15 Jul 2026 05:12:18 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-16 16:39:12.655841
• Title: Deterministic single-electron trapping on solid neon using engineered dielectric surface geometry
• Title（参考訳）: 工学的誘電体表面形状を用いた固体ネオン上の決定論的単電子トラップ
• Abstract要約: 固体ネオン表面における電子量子ビットの浮上は、量子情報処理のための有望かつ本質的に耐雑音性のあるプラットフォームとして現れている。 固体ネオンの下に誘電体層が堆積し,原子的に滑らかなテンプレートを提供するエンジニアリングインターフェースを提案する。 我々は、ネオン上の電子トラップの既存および提案された戦略を比較するために、大規模なシュロディンガーとポアソン電極シミュレーションを行う。
• 参考スコア（独自算出の注目度）: 0.9134534353508896
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Levitating electron qubit on the surface of solid neon has recently emerged as a promising and intrinsically noise-resilient platform for quantum information processing. Their ultra-clean, inert environment suppresses conventional decoherence pathways associated with lattice disorder, charge traps, and nuclear-spin baths that limit coherence in semiconductor qubits. Yet, uncontrolled surface features such as bumps, valleys, and electrode-defined gaps can bind electrons unintentionally, contributing charge noise and inducing spin-orbit coupling mediated decoherence. To address this challenge, we propose an engineered interface in which a dielectric layer is deposited beneath the solid neon to provide an atomically smooth template, eliminating surface-roughness induced trapping. By selectively etching this dielectric layer at desired qubit locations, deterministic potential minima can be engineered to reliably capture electrons while suppressing unwanted surface bound states. We perform large-scale Schrodinger and Poisson simulation to compare the existing and proposed strategies of electron trapping on neon, obtaining good agreement with recent experimental measurements.
• Abstract（参考訳）: 固体ネオン表面における電子量子ビットの浮上は、量子情報処理のための有望かつ本質的に耐雑音性のあるプラットフォームとして最近登場した。 それらの超クリーンで不活性な環境は、格子障害、電荷トラップ、半導体量子ビットのコヒーレンスを制限する核スピン浴に関連する従来のデコヒーレンス経路を抑制する。 しかし、バンプ、バレー、電極で定義されたギャップといった制御されていない表面の特徴は、電子を意図せずに結合させ、電荷ノイズに寄与し、スピン軌道結合を介するデコヒーレンスを引き起こす。 この課題に対処するため, 固体ネオンの下に誘電体層が堆積し, 表面粗さによるトラップを除去し, 原子的に滑らかなテンプレートを提供するエンジニアリングインターフェースを提案する。 この誘電体層を所望のキュービット位置で選択的にエッチングすることにより、決定論的ポテンシャルミニマを用いて電子を確実に捕獲し、不要な表面境界状態を抑えることができる。 シュロディンガーとポアソンの大規模シミュレーションを行い、ネオン上の電子トラップの既存および提案戦略を比較し、最近の実験結果とよく一致した。

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