論文の概要: Vogls: a Fast Interactive Full-timing Simulator for Pre-silicon Power Side-Channel Analysis

• arxiv url: http://arxiv.org/abs/2607.15782v1
• Date: Fri, 17 Jul 2026 09:35:49 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-20 17:56:52.814113
• Title: Vogls: a Fast Interactive Full-timing Simulator for Pre-silicon Power Side-Channel Analysis
• Title（参考訳）: Vogls: シリコンパワーサイドチャネル解析のための高速インタラクティブフルチューニングシミュレータ
• Abstract要約: Voglsはサイドチャネル分析用に開発されたオープンソースのVerilogシミュレータである。 コンパイルコードのパフォーマンス、フルチューニングシミュレーション、シミュレーション状態のきめ細かい制御を組み合わせた最初のシミュレータである。
• 参考スコア（独自算出の注目度）: 5.687243501594733
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Designing hardware circuits resistant to side-channel attacks increasingly relies on simulation to predict device leakage before fabrication. Current functional verification simulators are designed for extended correctness-checking runs and are ill-suited for producing large numbers of short trace collections with slight input variants needed for side-channel analysis. We present Vogls: an open-source Verilog simulator built for side-channel analysis, that is the first simulator to combine compiled-code performance, full-timing simulation, and fine-grained control over the simulation state. Vogls simulates a timing annotated gate-level AES design 5.9 times faster than Icarus Verilog and is only 30% slower than Verilator on a PicoRV32 RTL design while also offering a more accurate timing model. Vogls provides a Python interface that allows simulations to be paused, forked, inspected, and mutated around points-of-interest without modifying the hardware design and thereby preserving timing and leakage characteristics. Furthermore, a trace-collection workflow runs setup code once and forks at the point-of-interest, eliminating the need to re-simulate from reset for every trace. A case study demonstrates Vogls on a differential power analysis attack that successfully recovers the key at RTL, GTL and full-timing GTL abstraction levels.
• Abstract（参考訳）: サイドチャネル攻撃に抵抗するハードウェア回路の設計は、製造前にデバイスリークを予測するシミュレーションにますます依存している。 現在の機能検証シミュレータは、拡張された正当性チェックの実行用に設計されており、サイドチャネル解析に必要なわずかな入力変種を持つ大量の短距離コレクションを生成するのに不適である。 本稿では,サイドチャネル解析のためのオープンソースのVerilogシミュレータであるVoglsについて述べる。 Vogls は Icarus Verilog の5.9倍のタイミングアノテートゲートレベルの AES 設計をシミュレートし、PicoRV32 RTL の設計では Verilator よりも30%遅いが、より正確なタイミングモデルも提供している。 VoglsはPythonインターフェースを提供しており、ハードウェア設計を変更することなく、シミュレーションを一時停止、フォーク、検査、変更できる。 さらに、トレースコレクションワークフローはセットアップコードを一度だけ実行し、関心のあるポイントにフォークすることで、トレース毎にリセットからリセットする必要がない。 ケーススタディでは、RTL、GTL、全最適化GTL抽象化レベルで鍵を回復する差分電力解析攻撃のVoglsを実証している。

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