Fugu-MT 論文翻訳(概要): Physical Time-Lock Puzzles

論文の概要: Physical Time-Lock Puzzles

arxiv url: http://arxiv.org/abs/2607.17328v1
Date: Sun, 19 Jul 2026 16:31:29 GMT
ステータス: 翻訳完了
システム内更新日: 2026-07-21 18:48:37.429198
Title: Physical Time-Lock Puzzles
Title（参考訳）: 物理的タイムロックプラグ
Abstract要約: 伝統的なタイムロックパズルは、本質的にシーケンシャルな計算ステップに依存することによって、暗号化されたシークレットへの遅延アクセスを強制する。 P-TLP(Physical Time-Lock Puzzle)は,シリコンハードウェアの本質的なハードウェアバウンドレイテンシ評価に直接,遅延を解消する新しいパラダイムである。
参考スコア（独自算出の注目度）: 15.364725918640858
License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
Abstract: Traditional time-lock puzzles enforce delayed access to encrypted secrets by relying on inherently sequential computational steps. However, since software-based constructions impose no fundamental bound on the physical execution speed of individual steps, they remain vulnerable to hardware acceleration and improved implementations. In practice, this renders existing schemes ``step-lock'' rather than true ``time-lock'' puzzles, making long-term delay guarantees highly speculative against decades of unpredictable hardware advancement. To address this fundamental limitation, we introduce the Physical Time-Lock Puzzle (P-TLP), a new paradigm that anchors solving delay directly to the intrinsic, hardware-bounded evaluation latency of silicon hardware. By leveraging noisy Physical Unclonable Functions (PUFs) as non-parallelizable delay oracles, P-TLPs establish resistance against both parallel computation and algorithmic acceleration under the random oracle model. To tolerate PUF evaluation noise while maintaining a tightly concentrated and predictable solving-delay window, we propose a composite puzzle architecture that combines multiple independent basic puzzles. We formally prove the optimality of a sequential greedy solving strategy and derive tightly concentrated solving-delay windows using Hoeffding and Berry-Esseen bounds. We additionally prove early-solve hardness, establishing that adversaries with substantial classical computation budgets cannot bypass the physically-enforced PUF evaluation bottleneck. We validate our theoretical analysis with an FPGA prototype built around a configurable Ring Oscillator PUF, confirming that our analytical delay predictions tightly match empirical measurements. Our results demonstrate that P-TLPs can deliver highly predictable, long-term delay guarantees, enabling practical deployment in high-value applications such as digital legacy management.
Abstract（参考訳）: 伝統的なタイムロックパズルは、本質的にシーケンシャルな計算ステップに依存することによって、暗号化されたシークレットへの遅延アクセスを強制する。しかし、ソフトウェアベースの構成では、個々のステップの物理実行速度に根本的な制約が課されないため、ハードウェアアクセラレーションや実装の改善に弱いままである。実際には、これは実際の ``time-lock'' パズルではなく、既存の ``step-lock'' スキームを描画し、長期間の遅延が予測不可能なハードウェアの進歩に対して非常に投機的であることを保証している。この基本的な制限に対処するために、シリコンハードウェアの本質的なハードウェアバウンド評価レイテンシに直接遅延を解消する新しいパラダイムであるP-TLP(Physical Time-Lock Puzzle)を導入する。 P-TLPは、非並列化可能な遅延オラクルとしてノイズのある物理不閉関数(PUF)を活用することにより、ランダムオラクルモデルの下での並列計算とアルゴリズム加速度の両方に対する耐性を確立する。本稿では,複数の基本パズルを結合した複合パズルアーキテクチャを提案する。逐次グリーディ解法の最適性を正式に証明し,Hoeffding および Berry-Esseen 境界を用いた密集した解遅延ウィンドウを導出する。さらに,従来の計算予算がかなり高い敵は,物理的に強化されたPUF評価ボトルネックを回避できないことを確認し,早期解決の難しさを証明した。我々は、構成可能なリングオシレータPUFを中心に構築されたFPGAプロトタイプを用いて理論的解析を行い、分析遅延予測が経験的測定と密に一致していることを確認する。以上の結果から,P-TLPは予測可能な長期遅延保証を実現し,デジタルレガシ管理などの高価値アプリケーションに実用的な展開を可能にすることが示唆された。

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