Fugu-MT 論文翻訳(概要): Check-Agnosia based Post-Processor for Message-Passing Decoding of Quantum LDPC Codes

論文の概要: Check-Agnosia based Post-Processor for Message-Passing Decoding of Quantum LDPC Codes

arxiv url: http://arxiv.org/abs/2310.15000v3
Date: Mon, 29 Apr 2024 10:37:50 GMT
ステータス: 処理完了
システム内更新日: 2024-05-01 00:44:51.360734
Title: Check-Agnosia based Post-Processor for Message-Passing Decoding of Quantum LDPC Codes
Title（参考訳）: チェックアグノシアに基づく量子LDPC符号のメッセージパッシング復号法
Authors: Julien du Crest, Francisco Garcia-Herrero, Mehdi Mhalla, Valentin Savin, Javier Valls,
Abstract要約: ハードウェアフレンドリーな方向性を持つ新しい後処理アルゴリズムを導入し、最先端技術と競合する誤り訂正性能を提供する。 FPGA基板上では,1マイクロ秒に近いレイテンシ値が得られることを示すとともに,ASIC実装においてより低いレイテンシ値が得られることを示す。
参考スコア（独自算出の注目度）: 3.4602940992970908
License: http://creativecommons.org/licenses/by/4.0/
Abstract: The inherent degeneracy of quantum low-density parity-check codes poses a challenge to their decoding, as it significantly degrades the error-correction performance of classical message-passing decoders. To improve their performance, a post-processing algorithm is usually employed. To narrow the gap between algorithmic solutions and hardware limitations, we introduce a new post-processing algorithm with a hardware-friendly orientation, providing error correction performance competitive to the state-of-the-art techniques. The proposed post-processing, referred to as check-agnosia, is inspired by stabilizer-inactivation, while considerably reducing the required hardware resources, and providing enough flexibility to allow different message-passing schedules and hardware architectures. We carry out a detailed analysis for a set of Pareto architectures with different tradeoffs between latency and power consumption, derived from the results of implemented designs on an FPGA board. We show that latency values close to one microsecond can be obtained on the FPGA board, and provide evidence that much lower latency values can be obtained for ASIC implementations. In the process, we also demonstrate the practical implications of the recently introduced t-covering layers and random-order layered scheduling.
Abstract（参考訳）: 量子低密度パリティチェック符号の固有の縮退性は、古典的メッセージパッシングデコーダの誤り訂正性能を著しく低下させるため、復号化に挑戦する。性能を向上させるために、通常、後処理アルゴリズムが使用される。アルゴリズム解とハードウェアの限界のギャップを狭めるために,ハードウェアフレンドリな方向性を持つ新しい後処理アルゴリズムを導入し,最先端技術と競合する誤り訂正性能を提供する。提案された後処理はチェック・アグノシアと呼ばれ、安定化器の不活性化にインスパイアされ、必要なハードウェアリソースを大幅に削減し、異なるメッセージパススケジュールやハードウェアアーキテクチャを実現するのに十分な柔軟性を提供する。 FPGA基板上に実装された設計結果から,レイテンシと消費電力のトレードオフが異なるParetoアーキテクチャの詳細な解析を行う。 FPGA基板上では,1マイクロ秒に近いレイテンシ値が得られることを示すとともに,ASIC実装においてより低いレイテンシ値が得られることを示す。このプロセスでは、最近導入されたt被覆層とランダムオーダー層スケジューリングの実践的意味も示す。

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