論文の概要: Phase-Sensitive Benchmarking of Composite Quantum Gates with Chiral-Interference Circuits on Quantum Hardware
- arxiv url: http://arxiv.org/abs/2607.18137v1
- Date: Mon, 20 Jul 2026 16:29:30 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-07-21 18:48:37.707582
- Title: Phase-Sensitive Benchmarking of Composite Quantum Gates with Chiral-Interference Circuits on Quantum Hardware
- Title（参考訳）: 量子ハードウェア上でのキラル干渉回路を用いた複合量子ゲートの位相感度ベンチマーク
- Abstract要約: 3レベルおよび4レベルのキラル分解能プロトコルに基づく状態遷移干渉をシミュレートするゲートネイティブ回路を実装した。
IBMの量子プロセッサでは、2つの回路が期待されるエナンチオマー依存の出力状態を生成し、確率は98%近い。
次に、これらの回路を、複合量子ゲートのための物理的に動機づけられた位相感受性ベンチマークとして使用する。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://creativecommons.org/licenses/by-sa/4.0/
- Abstract: We construct and experimentally implement compact gate-native circuits that simulate the state-transfer interference underlying three- and four-level chiral-resolution protocols. Both models are encoded in a two-qubit register, with the enantiomer-dependent sign of one of the couplings simulated by a conditional-phase operation in the four-level circuit and by the sign of a final rotation in the three-level circuit. On an IBM quantum processor, the two circuits produce the expected enantiomer-dependent output states with probabilities of nearly $98\%$. We then use these circuits as physically motivated, phase-sensitive benchmarks for composite quantum gates. We introduce rotation-angle error to the single-qubit operations and replace them by several composite gates, including B5, SK1, BB1, H5s, and X5. The comparison demonstrates that single-gate robustness does not translate to equivalent whole-circuit robustness. In particular, variable-rotation sequences do not preserve the required relative phases, making them unsuitable for error correction in circuits. By contrast, the H5s/X5 sequences maintain high target-state populations for relative errors as large as $50\%$, whereas elementary rotations reach the same threshold only for approximately $8\%$. The three-level circuit exhibits a similar enhancement and additionally reveals an error-cancellation symmetry whose protection under composite replacement is exact only when the relevant full propagators satisfy an inverse relation.
- Abstract（参考訳）: 我々は,3レベルおよび4レベルのカイラル分解プロトコルに基づく状態遷移干渉をシミュレートする小型ゲートネイティブ回路を構築し,実験的に実装する。
どちらのモデルも2量子レジスタに符号化され、4レベル回路における条件相演算と3レベル回路における最終回転の符号によってシミュレートされたカップリングの1つのエナンチオマー依存符号が与えられる。
IBMの量子プロセッサでは、2つの回路が期待されるエナンチオマー依存の出力状態を生成し、確率は9,8\%である。
次に、これらの回路を、複合量子ゲートのための物理的に動機づけられた位相感受性ベンチマークとして使用する。
単一ビット演算に回転角誤差を導入し,B5,SK1,BB1,H5s,X5などの複合ゲートで置き換える。
この比較は、単一ゲートのロバスト性が等価な全回路ロバスト性に変換されないことを示す。
特に、可変回転列は必要となる相対位相を保たず、回路の誤り訂正には適さない。
対照的に、H5s/X5配列は相対誤差が50\%$であるのに対して、初等回転は約8\%$である。
3レベル回路は同様の拡張を示し、また、関連する全プロパゲータが逆関係を満たす場合にのみ、合成置換の下での保護が正確であるエラーキャンセラ対称性を明らかにする。
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