論文の概要: ADVERSARIAL: And-Inverter Graph-Assisted Hardware Trojan Detection At Scale

• arxiv url: http://arxiv.org/abs/2607.23882v1
• Date: Sun, 26 Jul 2026 23:00:09 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-28 22:34:15.260299
• Title: ADVERSARIAL: And-Inverter Graph-Assisted Hardware Trojan Detection At Scale
• Title（参考訳）: ADVERSARIAL: and-inverter Graph-Assisted Hardware Trojan Detection at Scale
• Abstract要約: 提案手法は,フラット化されたゲートレベルのネットリストを And-Inverter Graphs (AIGs) としてモデル化することで,シンボル可能な学習を実現する。 各有向接続は知識グラフ埋め込み(KGE)フレームワーク内のトリプルとして表現され、ノード単位のコンパクトで定数サイズの表現を生成する。 AIGの有界ファンインと一様意味論は、訓練と推論の複雑さをエッジカウントと線形にスケールすることを保証する。
• 参考スコア（独自算出の注目度）: 1.1772291323400081
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Modern System-on-Chip (SoCs) often contain hundreds of millions to tens of billions of gates, making existing Hardware Trojan (HT) detection methods impractical due to their immense scale. The proposed approach incorporates symbolically enabled learning by modeling flattened gate-level netlists as Boolean networks represented as And-Inverter Graphs (AIGs), where all internal nodes are 2-input AND gates and inversions reside on the edges. Each directed connection is expressed as a triple within a Knowledge Graph Embedding (KGE) framework, producing compact, constant-size per-node representations that retain multi-hop structural context. The AIG's bounded fan-in and uniform semantics ensure training and inference complexity scale linearly with edge count, addressing major scalability bottlenecks in HT detection. Symbolically enabled learning across deep datapaths enables the model to differentiate circuit structures from rare and functionally inconsistent connections that signify potential Trojan triggers and payloads. Experiments on large-scale SoC benchmarks demonstrate clear geometric separation between Trojan and benign nodes and practical scalability.
• Abstract（参考訳）: 現代のシステム・オン・チップ(SoC)は、しばしば数億から数千億のゲートを含んでいるため、既存のハードウェアトロイの木馬(HT)検出法は、その膨大な規模のために実用的ではない。 提案手法は、フラット化されたゲートレベルのネットリストをAnd-Inverter Graphs (AIGs) として表現したブールネットワークとしてモデル化し、すべての内部ノードが2入力のゲートとインバージョンをエッジに配置することで、象徴的な学習を可能にする。 各有向接続は知識グラフ埋め込み(KGE)フレームワーク内のトリプルとして表現され、マルチホップ構造コンテキストを保持するノード単位のコンパクトで定数サイズの表現を生成する。 AIGの有界ファンインと一様セマンティクスは、トレーニングと推論の複雑さをエッジカウントと線形にスケールし、HT検出における大きなスケーラビリティのボトルネックに対処する。 シンボル的に有効になった深層データパスでの学習により、トロイの木馬のトリガやペイロードを示す希少かつ機能的に一貫性のない接続から回路構造を区別することができる。 大規模SoCベンチマークの実験では、トロイの木綿ノードと良性ノードの幾何的分離と実用的スケーラビリティが明らかに示されている。

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