論文の概要: Mitigating the Impact of Retention Loss on Inference Accuracy in 65 nm Single-Poly Floating-Gate Analog In-Memory Computing

• arxiv url: http://arxiv.org/abs/2607.25058v1
• Date: Mon, 27 Jul 2026 20:41:46 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-29 20:50:42.617382
• Title: Mitigating the Impact of Retention Loss on Inference Accuracy in 65 nm Single-Poly Floating-Gate Analog In-Memory Computing
• Title（参考訳）: 65nmシングルポリーフローティングゲートアナログインメモリコンピューティングにおける保持損失の推論精度への影響について
• Authors: Mirko Brazzini, Giulio Filippeschi, Alessandro Catania, Sebastiano Strangio, Giuseppe Iannaccone,
• Abstract要約: 推測精度の劣化に対する保持損失の影響を軽減できることを示す。 プログラミングから60日経ってから2～4%でベースライン推定精度を回復できることが示される。
• 参考スコア（独自算出の注目度）: 36.94429692322632
• License: http://creativecommons.org/publicdomain/zero/1.0/
• Abstract: We show with experiments and system-level simulations that it is possible to successfully mitigate the impact of retention loss on inference accuracy degradation by using both circuit-level compensation techniques and batch normalization recalibration at the algorithmic level. Experiments are performed on a single-poly floating-gate (FG) analog non-volatile memory array for analog in-memory computing fabricated in a standard 65 nm CMOS. We use a model of retention-loss statistics calibrated with experiments to evaluate the system-level impact on neural network models such as VGG-10/CIFAR-10 and WideResNet-28-10/CIFAR-100. We show that, after 60 days since programming, combined mitigation techniques enable to recover the baseline inference accuracy within 2-4%
• Abstract（参考訳）: 本稿では,回路レベルの補償手法とアルゴリズムレベルでのバッチ正規化の両手法を用いて,保持損失が推論精度の劣化に与える影響を軽減できることを示す。 単一ポリフローティングゲート(FG)アナログ非揮発性メモリアレイを用いて,65nm CMOSで作製したアナログインメモリコンピューティングの実験を行った。 我々は、VGG-10/CIFAR-10やWideResNet-28-10/CIFAR-100のようなニューラルネットワークモデルに対するシステムレベルの影響を評価するために、実験によって調整された保持量統計のモデルを使用する。 プログラミングから60日経ってから2～4%でベースライン推定精度を回復できることが示される。

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