論文の概要: A Spatio-Temporal Graph Neural Networks Approach for Predicting Silent Data Corruption inducing Circuit-Level Faults

• arxiv url: http://arxiv.org/abs/2509.06289v1
• Date: Mon, 08 Sep 2025 02:23:51 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-09-09 14:07:03.943375
• Title: A Spatio-Temporal Graph Neural Networks Approach for Predicting Silent Data Corruption inducing Circuit-Level Faults
• Title（参考訳）: 時空間グラフニューラルネットワークによるサーキットレベル故障の無声データ破壊予測
• Authors: Shaoqi Wei, Senling Wang, Hiroshi Kai, Yoshinobu Higami, Ruijun Ma, Tianming Ni, Xiaoqing Wen, Hiroshi Takahashi,
• Abstract要約: 機能テスト SDE関連の障害をシミュレートするには費用がかかる。 長周期断層衝突確率の高速かつ高精度な予測のための統合時間グラフ畳み込みネットワーク(ST-GCN)を提案する。
• 参考スコア（独自算出の注目度）: 5.2974276480448195
• License: http://creativecommons.org/licenses/by-sa/4.0/
• Abstract: Silent Data Errors (SDEs) from time-zero defects and aging degrade safety-critical systems. Functional testing detects SDE-related faults but is expensive to simulate. We present a unified spatio-temporal graph convolutional network (ST-GCN) for fast, accurate prediction of long-cycle fault impact probabilities (FIPs) in large sequential circuits, supporting quantitative risk assessment. Gate-level netlists are modeled as spatio-temporal graphs to capture topology and signal timing; dedicated spatial and temporal encoders predict multi-cycle FIPs efficiently. On ISCAS-89 benchmarks, the method reduces simulation time by more than 10x while maintaining high accuracy (mean absolute error 0.024 for 5-cycle predictions). The framework accepts features from testability metrics or fault simulation, allowing efficiency-accuracy trade-offs. A test-point selection study shows that choosing observation points by predicted FIPs improves detection of long-cycle, hard-to-detect faults. The approach scales to SoC-level test strategy optimization and fits downstream electronic design automation flows.
• Abstract（参考訳）: 時間ゼロの欠陥と経年劣化によるSDE(Silent Data Errors)は、安全クリティカルなシステムを低下させる。 機能テストはSDE関連の欠陥を検出するが、シミュレートは高価である。 本研究では,大規模回路における長周期故障確率(FIP)の高速かつ正確な予測を行うために,一括時空間グラフ畳み込みネットワーク(ST-GCN)を提案する。 ゲートレベルのネットリストは、トポロジと信号タイミングをキャプチャする時空間グラフとしてモデル化され、専用の空間エンコーダと時間エンコーダは、マルチサイクルFIPを効率的に予測する。 ISCAS-89ベンチマークでは、高い精度を維持しながらシミュレーション時間を10倍以上に短縮する(5サイクル予測の絶対誤差0.024)。 このフレームワークは、テスト容易性メトリクスや障害シミュレーションの機能を受け入れ、効率と精度のトレードオフを可能にする。 テストポイント選択実験により、予測されたFIPによる観測点の選択は、長期サイクルのハード・トゥ・ディテクト断層の検出を改善することが示された。 このアプローチは、SoCレベルのテスト戦略最適化にスケールし、下流の電子設計自動化フローに適合する。

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