論文の概要: Optimizing Polynomial Multiplication and Fixed-Weight Sampling for HQC on ARM Cortex-M4

• arxiv url: http://arxiv.org/abs/2608.18145v1
• Date: Mon, 10 Aug 2026 04:09:06 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-05 14:48:16.071794
• Title: Optimizing Polynomial Multiplication and Fixed-Weight Sampling for HQC on ARM Cortex-M4
• Title（参考訳）: ARM Cortex-M4上のHQCの多項式乗算と固定重量サンプリングの最適化
• Abstract要約: 本稿では,Cortex ARMM4上でのHamming Quasi-Cyclic(HQC)の最適化実装を提案する。 固定重サンプリングにおける演算乗算とサポート拡張を最適化する。 また、固定キーの下で公開変換とハッシュを再利用するオプションキャッシング戦略を提案する。
• 参考スコア（独自算出の注目度）: 0.7231276782144985
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: In this paper, we present an optimized implementation of Hamming Quasi-Cyclic (HQC) on the ARM Cortex-M4. We optimize (i) the polynomial multiplication and (ii) the support expansion in fixed-weight sampling, and (iii) propose an optional caching strategy that reuses the public transforms and hash recomputed under a fixed key. For the polynomial multiplication, the fixed-constant multiplications in the Frobenius additive FFT (FAFFT) butterfly spend nearly half of their instructions on VMOV data movements between general-purpose and floating-point registers rather than arithmetic. Because minimizing the XOR count alone can increase the total instruction count, we propose a dirty-aware register-allocation policy and an XOR-operation reordering that reduce the VMOV count by up to 48.1% while leaving the XOR count unchanged. We apply these to a multiplication that combines prior FAFFT-CRT methods, and for HQC-1 we further find a 34% sparser FAFFT modulus that lowers the CRT reconstruction cost. For fixed-weight sampling, we rewrite the support expansion with predicated execution and 4-way unrolling, lowering the per-word cost of its inner loop from 22 to 6 cycles while remaining constant-time. On the NUCLEO-L4R5ZI board, our implementation reduces key generation, encapsulation, and decapsulation by up to 33.1%, 34.6%, and 29.8% over the faster of the two prior state-of-the-art implementations, and the optional caching yields a further reduction of up to 32.7% and 18.9% for encapsulation and decapsulation.
• Abstract（参考訳）: 本稿では,ARM Cortex-M4上でのHamming Quasi-Cyclic(HQC)の最適化実装を提案する。 最適化 i)多項式乗法と多項式乗法 二 固定重量サンプリングにおける支持拡大及び (iii) 公開変換とハッシュを固定キーで再計算するオプションのキャッシュ戦略を提案する。 多項式乗算では、Frobenius additive FFT (FAFFT) のバタフライの固定定数乗算は、算術ではなく汎用と浮動小数点レジスタ間のVMOVデータ移動にほぼ半分の命令を費やす。 XORカウントを最小化するだけで総命令数を増やすことができるので、XORカウントをそのまま残しながら、VMOVカウントを最大48.1%削減する、ダーティ・アウェア・レジスタ割り当てポリシーとXORオペレーティング・リオーダを提案する。 従来のFAFFT-CRT法と組み合わせた乗算に適用し,HQC-1では,CRT再建コストを下げる34%のスペーサーAFFT率を求める。 固定重量サンプリングでは,予測実行と4方向アンロールによるサポート拡張を書き換え,内部ループのワードあたりのコストを22サイクルから6サイクルに短縮し,一定時間維持する。 NUCLEO-L4R5ZI基板上では,従来の2つの最先端実装よりも33.1%,34.6%,29.8%の速度でキー生成,カプセル化,カプセル化を削減し,オプションキャッシングにより,カプセル化およびカプセル化のための最大32.7%,18.9%の削減を実現している。

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