論文の概要: Pipeline-Native Transformers: Co-Designing Model Architecture and CPU Inference for Bandwidth-Efficient Autoregressive Decode

• arxiv url: http://arxiv.org/abs/2608.23841v1
• Date: Mon, 24 Aug 2026 21:28:05 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-08-26 14:09:34.623539
• Title: Pipeline-Native Transformers: Co-Designing Model Architecture and CPU Inference for Bandwidth-Efficient Autoregressive Decode
• Title（参考訳）: Pipeline-Native Transformer: 帯域効率の良い自己回帰デコードのための共設計モデルアーキテクチャとCPU推論
• Abstract要約: CPU上のシングルトークンの自己回帰デコードは、演算ではなくメモリ帯域幅によって拘束される。 このレポートは、最も効果的な反応はモデルアーキテクチャと推論を一緒に設計することであると主張している。 CPUファーストのストリーミングエンジンであるcflowと、パイプラインネイティブなトランスフォーマーアーキテクチャのファミリが同梱されている。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Single-token autoregressive decode on CPUs is bound by memory bandwidth, not arithmetic: a modern CPU sustains roughly 1 TFLOP/s of compute but only about 50 GB/s from main memory, and each generated token must stream every active weight once. This report argues that the most effective response is to co-design the model architecture and the inference runtime together. It presents cflow, a CPU-first streaming engine, alongside a family of pipeline-native transformer architectures whose inter-layer dependency graphs are constructed to permit a vertical, stage-major execution schedule. cflow stores weights as L2-sized tiles in compute-consumption order, reads only the top-k experts of each mixture-of-experts layer, fuses projections, and executes a delay-aware schedule from per-model dependency parameters. Across five architectures trained on TinyStories, one (arch2_4_combined) achieves a 2.00x reduction in critical-path weight bandwidth (9.00 to 4.50 MB/token) within 0.24 perplexity of the best candidate, and the tile layout incurs 7.29x fewer L1-data read misses than a row-major baseline. On a 30.9-billion-parameter pipeline-native MoE, cflow decodes at 5.94 tokens/s (tok/s) on a 32-vCPU Ice Lake server, ahead of llama.cpp (4.75) and the vLLM CPU backend (1.65) on comparably sized dense models. Realizing the expert-delay window as asynchronous I/O overlap on a disk-resident expert tier yields a further net win of up to 1.68x, matching the overlap model within 1%. Measurement refutes one of the eight design claims and leaves a second inconclusive; both are reported in full, with the conditions under which they would hold.
• Abstract（参考訳）: 現代のCPUは、約1TFLOP/sの計算を維持できるが、メインメモリから約50GB/sしか持たず、各生成されたトークンは、すべてのアクティブウェイトを一度にストリーミングしなければならない。 このレポートは、最も効果的な応答はモデルアーキテクチャと推論ランタイムを一緒に設計することであると主張している。 CPUファーストのストリーミングエンジンであるcflowを、パイプラインネイティブなトランスフォーマーアーキテクチャのファミリとともに提供する。 cflowは計算消費順にL2サイズのタイルとして重みを格納し、各ミックスオブエキスパート層のトップkの専門家のみを読み出し、プロジェクションをフューズし、モデル毎の依存性パラメータから遅延認識スケジュールを実行する。 TinyStoriesでトレーニングされた5つのアーキテクチャのうち、1つ(arch2_4_combined)は、最適候補の0.24パープレキシティの範囲内で臨界パスのバンド幅(9.00から4.50MB/token)を2.00倍に削減し、タイルレイアウトは行長ベースラインよりも7.29倍少ないL1データ読み取りミスを発生させる。 30.9ビリオンのパイプラインネイティブなMoEでは、cflowはllama.cpp (4.75)とvLLM CPUバックエンド (1.65)よりも前の32CPUのIce Lakeサーバで5.94トークン/s (tok/s)でデコードされる。 ディスク常駐のエキスパート層における非同期I/Oオーバーラップとして専門家/遅延ウィンドウを実現すると、さらに1.68倍の勝利となり、オーバーラップモデルは1%以内となる。 測定は8つの設計主張のうちの1つに反論し、2つ目の決定的な結論を残します。

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