論文の概要: Optimized Matrix-Product State Simulations of Quantum Error Correction Circuits
- arxiv url: http://arxiv.org/abs/2609.03073v1
- Date: Wed, 02 Sep 2026 18:42:47 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-09-04 18:28:38.837212
- Title: Optimized Matrix-Product State Simulations of Quantum Error Correction Circuits
- Title（参考訳）: 量子エラー補正回路の最適行列生成状態シミュレーション
- Abstract要約: マトリックス製品状態(MPS)技術は、ゲートタイプに制限を加えることなく、多くのQEC回路を正確に処理することができる。
そこで本研究では,結合寸法とシミュレーション時間を数桁の規模で削減する一連の最適化手法を提案する。
- 参考スコア（独自算出の注目度）: 7.51462286887016
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Simulating quantum error correction (QEC) circuits including non-Clifford gates at scale is important to accelerate progress toward fault-tolerant quantum computing. Here we demonstrate that matrix product state (MPS) techniques can handle many QEC circuits exactly and without restriction on gate types. Crucially, we find that MPS efficiency depends sensitively on implementation choices, and we introduce a series of targeted optimizations that reduce bond dimensions and simulation time by several orders of magnitude compared to naive approaches. We illustrate this with examples including: (a) a rotated surface code quantum memory up to distance 11, (b) logical Bell-state preparation up to distance 9, (c) a 15-to-1 magic-state distillation circuit including hundreds of QEC rounds that we optimize to be simulated with only 11 logical qubits (187 physical qubits) and a maximal bond dimension of 64 in under 40 seconds, and (d) a narrow, deep random circuit that scales linearly with the number of T gates. These results demonstrate the importance of circuit-level optimizations and position MPS as a valuable complement to near-Clifford simulators for QEC circuits.
- Abstract（参考訳）: 非クリフォードゲートを含む量子エラー補正(QEC)回路を大規模にシミュレーションすることは、フォールトトレラント量子コンピューティングへの進歩を加速するために重要である。
ここでは, 行列積状態(MPS)技術がゲートタイプに制約を加えることなく, 多数のQEC回路を正確に処理できることを実証する。
重要な点として,MPSの効率は実装選択に敏感に依存していることが分かり,本研究では,単純なアプローチと比較して,ボンド次元とシミュレーション時間を数桁削減する一連の最適化手法を提案する。
以下に例を挙げる。
(a)回転面符号量子メモリから距離11まで
(b)論理ベル状態から距離9までの準備
(c) 11個の論理量子ビット(187個の物理量子ビット)と64個の最大結合次元を40秒未満でシミュレートするように最適化した数百個のQECラウンドを含む15から1個のマジックステート蒸留回路。
(d)Tゲート数と線形にスケールする狭く深いランダム回路。
これらの結果から,QEC回路の準クリフォードシミュレータにとって,回路レベルの最適化と位置MPSの重要性が示された。
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