論文の概要: Experimental validation of a compact fault-tolerant architecture for trapped ions
- arxiv url: http://arxiv.org/abs/2609.03194v1
- Date: Wed, 02 Sep 2026 22:21:23 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-09-04 18:28:38.864318
- Title: Experimental validation of a compact fault-tolerant architecture for trapped ions
- Title（参考訳）: 閉じ込められたイオンに対する小型耐故障性アーキテクチャの実験的検証
- Abstract要約: 我々は$[[20,2,6]]$C_4$-Helixのコードに基づいてアーキテクチャを紹介し,実験的に検証する。
QECサイクルあたりの論理量子ビットあたりの誤差は4.6+6.2_-2.6times10-5$である。
回路レベルのシミュレーションでは、物理忠実性の改善により、同じアーキテクチャが10～6ドルから10～8ドルという論理エラー状態になることを示している。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Quantum error correction (QEC) is beginning to enable logical operations that outperform their unencoded physical counterparts, but useful fault-tolerant computation will require more than low-error quantum memory. An effective architecture must orchestrate efficient logical encoding, low-overhead logical operations, and access to the non-Clifford resources required for universal computation. Here, we introduce and experimentally validate such an architecture based on the $[[20,2,6]]$ $C_4$-Helix code, designed for the early fault-tolerant regime. Using Quantinuum Helios, a 98-qubit trapped-ion quantum processor, we experimentally demonstrate the principal components of this architecture: we perform repeated quantum error correction with an error of $4.6^{+6.2}_{-2.6}\times10^{-5}$ per logical qubit per QEC cycle. We benchmark the complete Clifford group on the two logical qubits of a single codeblock under active error correction, obtaining an error of $2.8^{+1.0}_{-1.6}\times 10^{-4}$ per two-qubit logical Clifford. We further demonstrate a fault-tolerant chain-map interface between $C_4$-Helix and a distance-5 surface code, preparing a heterogeneous three-logical-qubit GHZ state with a fidelity lower bound of $99.925^{+0.068}_{-0.245}\%$. In each case, the encoded implementation outperforms its corresponding unencoded physical baseline without relying on postselection. Circuit-level simulations indicate that improvements in physical fidelity bring the same architecture into the $10^{-6}$-$10^{-8}$ logical-error regime targeted for early fault-tolerant computation. Together, these results establish $C_4$-Helix as a hardware-validated fault-tolerant architecture rather than a bare quantum memory.
- Abstract（参考訳）: 量子エラー訂正(QEC)は、未符号化の物理演算よりも優れた論理演算を可能にし始めているが、有用なフォールトトレラント計算は、低エラー量子メモリ以上のものを必要とする。
効率的なアーキテクチャは、効率的な論理符号化、低オーバヘッド論理演算、および普遍計算に必要な非クリフォードリソースへのアクセスをオーケストレーションする必要がある。
ここでは,早期耐故障性を実現するために設計された$[[20,2,6]]$C_4$-Helixのコードに基づいて,そのようなアーキテクチャを導入,実験的に検証する。
98量子ビットの量子プロセッサであるQuantinuum Heliosを用い、QECサイクル当たりの論理量子ビット当たりの4.6^{+6.2}_{-2.6}\times10^{-5}$の誤差で繰り返し量子エラー補正を行う。
能動誤り訂正の下で1つの符号ブロックの2つの論理量子ビットについて完全なクリフォード群をベンチマークし、2ビット論理クリフォードに対して2.8^{+1.0}_{-1.6}\times 10^{-4}$の誤差を得る。
さらに、99.925^{+0.068}_{-0.245}\%$という不均一な3次元量子ビットGHZ状態を作成することで、C_4$-Helixと距離5曲面符号の耐障害性連鎖マップインタフェースを実証する。
いずれの場合も、エンコードされた実装は、ポストセレクションに頼ることなく、対応する未符号化の物理ベースラインを上回ります。
回路レベルのシミュレーションは、物理忠実性の改善が、初期のフォールトトレラント計算をターゲットとした10^{-6}$-$10^{-8}$論理エラーレギュレーションに同じアーキテクチャをもたらすことを示している。
これらの結果は、素量子メモリではなく、ハードウェアで検証されたフォールトトレラントアーキテクチャとして$C_4$-Helixを確立した。
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