論文の概要: Efficient Hardware Information-Flow Tracking for Pre-Silicon Security Testing

• arxiv url: http://arxiv.org/abs/2609.06791v1
• Date: Sun, 06 Sep 2026 19:18:59 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-09-12 04:32:39.405823
• Title: Efficient Hardware Information-Flow Tracking for Pre-Silicon Security Testing
• Title（参考訳）: シリコン前セキュリティテストにおけるハードウェア情報フロー追跡の効率化
• Abstract要約: 本稿では, 偽陽性のオーバーヘッドを克服するために, 設計において精度が実際に必要とされるか, という研究課題について考察する。 我々は、CEGAR-Tを実装し、オープンソースのRISC-Vコア間のタイミング側セキュリティのための安全な命令セット問題について評価した。
• 参考スコア（独自算出の注目度）: 9.82950487978725
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Register-Transfer Level (RTL) simulation is widely used to test hardware before it is fabricated. To allow testing for security related information flow properties, such as confidentiality and integrity, taint logic can be automatically added to the design to track how information flows through it. However, taint logic instrumented by the state-of-the-art, such as CellIFT, makes simulation-based testing prohibitively expensive: On our evaluation of Mega-BOOM (136K cells), it increases the instrumented design to 5.81x the original cell count and causes a 143.72x simulation slowdown. The taint logic could be simplified to improve simulation speed, but it will inevitably trade off its precision. This lightweight, imprecise taint logic will introduce false positives and may eventually result in even more overhead to check these false positives. This paper explores the research question of where precision is actually needed in the design to overcome the overhead of false positives. It presents CEGAR-T, a framework that automatically synthesizes taint logic that minimizes the taint-logic instrumentation overhead while guaranteeing no false positives (relative to the precise CellIFT baseline). We have implemented CEGAR-T and evaluated it on the safe instruction set problem for timing side-channel security across open-source RISC-V cores. Over all evaluated cores, CEGAR-T reduces both instrumentation and simulation overhead, in geometric-mean, from 5.64x to 1.42x and from 34.65x to 1.79x, respectively, without compromising the precision benefit of the CellIFT baseline.
• Abstract（参考訳）: レジスタ-トランスファーレベル(RTL)シミュレーションは、製造前にハードウェアをテストするために広く使われている。 機密性や整合性などのセキュリティ関連情報フロー特性のテストを可能にするため、テントロジックを設計に自動的に追加して、その情報の流れを追跡する。 しかし、CellIFTのような最先端技術によって実装されたテナント論理は、シミュレーションベースのテストが不当に高価である: Mega-BOOM (136Kセル)の評価では、インスツルメンテーション設計が元のセルカウントの5.81倍に増加し、143.72倍シミュレーションの減速を引き起こす。 テント論理はシミュレーション速度を改善するために単純化できるが、必然的にその精度をトレードオフする。 この軽量で不正確なテイント論理は偽陽性を導入し、最終的にはこれらの偽陽性をチェックするためにさらにオーバーヘッドをもたらす可能性がある。 本稿では, 偽陽性のオーバーヘッドを克服するために, 設計において精度が実際に必要とされるか, という研究課題について考察する。 CEGAR-Tは、(正確なCellIFTベースラインに関連して)偽陽性を保証しながらも、tent-logicインスツルメンテーションオーバーヘッドを最小限に抑える、tentロジックを自動的に合成するフレームワークである。 我々は、CEGAR-Tを実装し、オープンソースのRISC-Vコア間のタイミング側セキュリティのための安全な命令セット問題について評価した。 全ての評価コアにおいて、CEGAR-Tは、CellIFTベースラインの精度の利点を損なうことなく、幾何平均において計器とシミュレーションのオーバーヘッドを5.64xから1.42xへ、それぞれ34.65xから1.79xへ減らす。

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