論文の概要: Design and Development of a Neuromorphic Silicon Suite: PVT Sensing, Stochastic LIF Inference, On-Chip STDP Learning, and Crossbar Programming

• arxiv url: http://arxiv.org/abs/2606.22635v1
• Date: Sun, 21 Jun 2026 18:46:33 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-06-25 17:13:15.727434
• Title: Design and Development of a Neuromorphic Silicon Suite: PVT Sensing, Stochastic LIF Inference, On-Chip STDP Learning, and Crossbar Programming
• Title（参考訳）: ニューロモルフィックシリコンスイートの設計と開発:PVTセンシング、確率LIF推論、オンチップSTDP学習、クロスバープログラミング
• Authors: Poornima Kumaresan, Santhosh Sivasubramani,
• Abstract要約: 我々はSkyWater 130nmプロセスで標準セルCMOSとして実装された4つのインタフェース互換デジタルIPブロックを提案する。 各ブロックは共通のシリアル周辺インタフェース(SPI)レジスタファイルを共有する。 このコントリビューションは、単一のレジスタインターフェースと1つの検証フローで統一された、オープンにリリースされたビルディングブロックの集合である。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Edge neuromorphic systems need compact, configurable hardware that combines probabilistic inference, local learning, and an interface to emerging analogue memory. We present four interface-compatible digital IP blocks implemented as standard-cell CMOS on the SkyWater 130 nm process: a process, voltage and temperature (PVT) sensor built from five selectable ring oscillators that also provides a jitter-based true-random-number generator and a frequency-bounds health monitor; a stochastic leaky integrate-and-fire (LIF) neuron with a configurable LFSR, a programmable activation table, and a refractory period; an on-chip spike-timing-dependent plasticity (STDP) controller with a programmable curve and reward-modulated, eligibility-trace, and anti-Hebbian modes; and a memristive-crossbar controller supporting forming, set, reset, read, and automated current-voltage sweep with current-compliance limiting and half-select biasing. All four blocks share a common serial peripheral interface (SPI) register file; the sensor also exposes a parallel readout. Each occupies a single tile at a 50 MHz target. The suite was verified with 99 cocotb tests at register-transfer and gate level (all passing) and taken through an open standard-cell flow, then submitted for tapeout via the Tiny Tapeout shared-silicon programme. Mapped to the open cell library, each block occupies a post-synthesis cell area of 9.3 to 10.6 thousand square micrometres, places at 61 to 70 per cent tile utilisation, meets the 50 MHz constraint with positive setup and hold margin after clock-tree synthesis, and draws an estimated 0.64 to 0.70 mW under a default switching-activity assumption. The contribution is a coherent, openly released set of building blocks unified by one register interface and one verification flow. All results are from simulation and the implementation flow; no fabricated silicon is reported.
• Abstract（参考訳）: エッジニューロモルフィックシステムは、確率的推論、局所学習、および出現するアナログメモリへのインタフェースを組み合わせたコンパクトで構成可能なハードウェアを必要とする。 我々は,SkyWater 130nmプロセスで標準セルCMOSとして実装された4つのインタフェース互換のデジタルIPブロックを,ジッタベース真ランダム数生成器と周波数バウンドヘルスモニタを備えた5つの選択可能なリング発振器から構築したプロセス,電圧,温度(PVT)センサ,構成可能なLFSR,プログラム可能なアクティベーションテーブル,リフレクタリ期間を備えた確率リーク型統合・アンド・ファイア(LIF)ニューロン,プログラム可能な曲線と報酬変調,適度トレーサ,アンチヘビアンモードを備えたオンチップスパイク最適化型可塑性(STDP)コントローラ,設定,セット,リセット,リセット,自動スリープ,スリープ,スリープ,スリープ,スリープ,スリーブリングバー制御をサポートするメチシブクロスバー制御器を提示する。 4ブロックとも共通シリアル周辺インタフェース(SPI)レジスタファイルを共有する。 それぞれのタイルは50MHzのターゲットで1つのタイルを占有する。 このスイートは、レジスター・トランスファーとゲートレベル(全てパス)で99のcocotbテストで検証され、オープンな標準セルフローを通し、Tiny Tapeoutの共有シリコンプログラムを介してテープアウトを申請した。 オープンセルライブラリにマップされた各ブロックは、合成後9.3から10.6万平方メートルの細胞面積を占有し、61から70パーセントのタイル利用率で、50MHzの制約を正のセットアップで満たし、クロックツリー合成後にマージンを保ち、デフォルトのスイッチング活性仮定の下で推定0.64から0.70mWを描画する。 このコントリビューションは、単一のレジスタインターフェースと1つの検証フローで統一された、オープンにリリースされたビルディングブロックの集合である。 すべての結果はシミュレーションと実装フローによるものであり、製造したシリコンは報告されていない。

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