論文の概要: AutoTrans: AI-Assisted Automatic Translation of Security Assertions for RISC-V Processors
- arxiv url: http://arxiv.org/abs/2609.10057v1
- Date: Wed, 09 Sep 2026 11:31:30 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-09-10 19:44:09.005379
- Title: AutoTrans: AI-Assisted Automatic Translation of Security Assertions for RISC-V Processors
- Title（参考訳）: AutoTrans: RISC-VプロセッサのためのAIによるセキュリティアサーションの自動翻訳
- Abstract要約: RISC-Vプロセッサをターゲットにした認証済みのセキュリティアサーションを再利用することは、ハードウェアセキュリティ検証における最も高価なボトルネックの1つだ。
本稿では,これらの欠点に対処する自動フレームワークであるAutoTransを提案する。
AutoTransは、78%のオート翻訳アクセプタンスレート(TAR)を人間の介入なしに自動的に達成する。
- 参考スコア（独自算出の注目度）: 0.6372261626436676
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Reusing a set of verified security assertions across RISC-V processor targets remains one of the most expensive bottlenecks in hardware security verification. Manual translation takes hours per assertion. Raw LLM translation is fast but unreliable, introducing signal hallucination, where the model invents port names absent from the target RTL and produces outputs that may vary across model updates or even within the same model version. This paper presents AutoTrans, an automated framework that addresses the above shortcomings. First, a new lightweight Regular Expression-based System Verilog signal extractor is proposed to identify the signals for generating security assertions. This step is necessary to prevent signal hallucination. Second, a template is introduced to create prompt and pinned inference parameters that guarantee a byte-identical prompt assembly on every run, making the pipeline output resilient to model updates. Moreover, the introduced template for LLM prompting is capable of generating security assertions from English-only security descriptions of RISC-V processors, with no manual authoring. Third, a formal verification process (JasperGold FPV) is integrated, which guarantees that the generated security assertions verify the security of the RISC-V processor rather than silently entering the result set. The workflow is applied on Deepseek V4 to translate security assertions from one RISC-V to another (e.g., for IBEX from NS31A RISC-V). The experiment shows that AutoTrans achieves 78\% Auto Translation Acceptance Rate (TAR) automatically and without human intervention and 100\% Final TAR after refinement by humans.
- Abstract（参考訳）: RISC-Vプロセッサターゲット全体で認証されたセキュリティアサーションのセットを再利用することは、ハードウェアセキュリティ検証における最も高価なボトルネックの1つだ。
手作業による翻訳には1アサーションに何時間もかかる。
生のLLM翻訳は高速だが信頼性に欠け、信号幻覚を導入し、ターゲットのRTLからポート名を発明し、モデル更新や同じモデルバージョン内でも異なる出力を生成する。
本稿では、上記の欠点に対処する自動化フレームワークであるAutoTransについて述べる。
まず、セキュリティアサーションを生成するための信号を特定するために、新しい軽量正規表現に基づくシステムVerilog信号抽出器を提案する。
このステップは、シグナル幻覚を防ぐために必要です。
第二に、テンプレートを導入してプロンプトとピン付き推論パラメータを生成して、実行毎にバイト単位のプロンプトアセンブリを保証することで、パイプライン出力をモデル更新に耐性を持たせる。
さらに、LLMプロンプト用のテンプレートは、RISC-Vプロセッサの英語のみのセキュリティ記述からセキュリティアサーションを生成することができる。
第3に、正式な検証プロセス(JasperGold FPV)が統合され、生成されたセキュリティアサーションが結果セットを静かに入力するのではなく、RISC-Vプロセッサのセキュリティを検証することが保証される。
このワークフローはDeepseek V4に応用され、セキュリティアサーションをあるRISC-Vから別のRISC-Vへ変換する(例えばNS31A RISC-VからのIBEX)。
実験の結果、オートトランスは人間の介入なしに自動翻訳受容率(TAR)を78倍に、最終TARは100倍に向上した。
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