論文の概要: PlaceReasoner-Beta: Reasoning-Driven Macro Placement and Benchmarking

• arxiv url: http://arxiv.org/abs/2609.21263v1
• Date: Fri, 18 Sep 2026 03:22:09 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-09-21 18:40:16.841427
• Title: PlaceReasoner-Beta: Reasoning-Driven Macro Placement and Benchmarking
• Title（参考訳）: PlaceReasoner-Beta: 推論駆動のマクロ配置とベンチマーク
• Abstract要約: そこで我々はPlaceReasoner-Betaを提案する。これは、マクロ配置を閉ループ推論問題として再構成する検証器誘導フレームワークである。 PlaceReasoner-Beta はすべての正方形タスクにおいて DRC-clean メソッドの中で最高のタイミングを達成する。 また、通常は最適化されていないが、ほとんどの設計では配線長を短縮する。
• 参考スコア（独自算出の注目度）: 11.392150001765875
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Automated macro placement remains a fundamental challenge in VLSI physical design. Despite decades of research, existing approaches predominantly optimize hand-crafted proxy objectives, such as estimated wirelength, and typically produce placements through one-shot numerical optimization, limiting their ability to incorporate visual layout context, codified design expertise, and downstream physical-design feedback in a unified loop. We present PlaceReasoner-Beta, a verifier-guided multi-agent framework that reformulates macro placement as a closed-loop reasoning problem rather than black-box optimization. A vision-language model (VLM) planner generates candidate placements from the floorplan image, macro specifications, and connectivity structure; a geometric verifier enforces physical legality and expert placement principles; a physical verifier refines candidates using early implementation feedback; and a post-route optimizer further improves promising layouts using final PPA. To enable reproducible evaluation, we introduce PlaceReasoner-Bench, a fully open end-to-end benchmark built from open RTL designs, EDA tools, and technology libraries. It comprises 8 designs at two aspect ratios, yielding 16 tasks with fixed floorplans and I/O assignments, so methods differ only in macro positions and orientations and are evaluated using routed PPA and DRC rather than pre-route proxies. Across the benchmark, PlaceReasoner-Beta achieves the best timing among DRC-clean methods on all square tasks, reducing post-route TNS by 61.2% at 1:1 and 53.0% at 2:1 relative to the classical baseline field. It also shortens routed wirelength on most designs despite never explicitly optimizing it, demonstrating that reasoning over spatial structure under physical-design feedback can improve end-to-end layout quality beyond proxy-objective optimization.
• Abstract（参考訳）: 自動マクロ配置は、VLSI物理設計における根本的な課題である。 数十年にわたる研究にもかかわらず、既存のアプローチは、推定ワイヤ長などの手作りのプロキシ目的を主に最適化し、通常はワンショットの数値最適化を通じて配置を生成し、視覚的なレイアウトコンテキスト、コード化された設計の専門知識、下流の物理設計フィードバックを統一ループに組み込む能力を制限する。 ブラックボックス最適化よりもクローズドループ推論問題としてマクロ配置を再構成する検証器誘導型マルチエージェントフレームワークであるPlaceReasoner-Betaを提案する。 視覚言語モデル(VLM)プランナーは、フロアプラン画像、マクロ仕様、接続構造から候補配置を生成し、幾何検証器は、物理的合法性と専門家配置原則を強制し、物理検証器は、初期実装フィードバックを用いて候補を洗練し、ポストルートオプティマイザは、最終PPAを用いた有望なレイアウトをさらに改善する。 再現可能な評価を可能にするために,オープンなRTL設計,EDAツール,技術ライブラリから構築された,完全なエンドツーエンドベンチマークであるPlaceReasoner-Benchを紹介する。 これは2つのアスペクト比で8つの設計で構成され、固定されたフロアプランとI/O割り当てを持つ16のタスクを出力するので、メソッドはマクロ位置と向きだけが異なる。 ベンチマーク全体では、PlaceReasoner-Beta はすべての正方形タスクにおいて DRC-clean メソッドの中で最高のタイミングを達成し、ルート後 TNS を 1:1 で61.2%、古典的なベースラインフィールドに対して 2:1 で 53.0% 削減した。 物理的設計フィードバックによる空間構造に対する推論は、プロキシオブジェクトの最適化を超えて、エンドツーエンドのレイアウト品質を向上させることを証明している。

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