論文の概要: NPLSD: Accelerating Line-Segment Detection on NPU Microcontrollers

• arxiv url: http://arxiv.org/abs/2609.25022v1
• Date: Wed, 12 Aug 2026 09:42:04 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-09-28 05:09:55.835954
• Title: NPLSD: Accelerating Line-Segment Detection on NPU Microcontrollers
• Title（参考訳）: NPLSD:NPUマイクロコントローラにおける線分検出の高速化
• Abstract要約: 1つの設計手法から構築した一対のNPU互換ラインセグメンテーション検出器を導入する。 NPLSD-HはLINEAの畳み込みHGNetv2バックボーンを保持し、トランスフォーマーヘッドを完全な畳み込み特徴ピラミッドとF-Clip高密度ヘッドで置き換える。 NPLSD-MはM-LSD-tinyトランクを対応する演算子セットに適合させる。
• 参考スコア（独自算出の注目度）: 1.098959303541186
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Line-segment detection is fundamental to robotics, autonomous navigation, and industrial inspection. While transformer-based detectors achieve the highest accuracy, their deployment on microcontrollers remains impractical due to resource constraints. The STM32N6, with its Neural-ART NPU, promises to enable deep vision at the extreme edge. However, existing detectors rely on attention, grid-sampling, and normalization, operators that are unsupported by the convolution-oriented NPU. This architectural mismatch is characterized operator by operator: attention, grid-sampling, and normalization lack accelerator primitives, and the decoder's self-attention alone materializes a 39 MB score tensor that exceeds on-chip memory. To address this limitation, NPLSD is introduced as a pair of NPU-compatible line-segment detectors built from one design methodology. NPLSD-H retains the convolutional HGNetv2 backbone of LINEA and replaces the transformer head with a fully-convolutional feature pyramid and an F-Clip dense head. NPLSD-M adapts the M-LSD-tiny trunk to the supported operator set. Warm-started from ImageNet and trained on ShanghaiTech Wireframe, the 2.63M-parameter NPLSD-H reaches sAP^10=37.9 (35.9 int8); the 0.62M-parameter NPLSD-M reaches 41.9 (41.1 int8). A controlled ablation isolates the trunk as the only variable, and initialization alone accounts for 4.6 points.
• Abstract（参考訳）: ラインセグメンション検出は、ロボット工学、自律航法、産業検査に不可欠である。 トランスを用いた検出器は高い精度を達成するが、マイクロコントローラへの展開は資源の制約のため実行不可能である。 STM32N6はNeural-ART NPUを搭載し、極端に深い視界を実現することを約束している。 しかし、既存の検出器は、コンボリューション指向のNPUがサポートしていない演算子である注意、グリッドサンプリング、正規化に依存している。 このアーキテクチャミスマッチは演算子によって特徴付けられる:注意、グリッドサンプリング、正規化はアクセルプリミティブを欠き、デコーダの自己アテンションのみはオンチップメモリを超える39MBのスコアテンソルを具現化する。 この制限に対処するため、NPLSDは1つの設計手法から構築された一対のNPU互換ラインセグメンテーション検出器として導入された。 NPLSD-HはLINEAの畳み込みHGNetv2バックボーンを保持し、トランスフォーマーヘッドを完全な畳み込み特徴ピラミッドとF-Clip高密度ヘッドで置き換える。 NPLSD-MはM-LSD-tinyトランクを対応する演算子セットに適合させる。 ImageNetからウォーム起動し、上海Tech Wireframeで訓練を受けたNPLSD-Hは、sAP^10=37.9 (35.9 int8)、0.62MパラメータNPLSD-Mは41.9 (41.1 int8)に達した。 制御されたアブレーションはトランクを唯一の変数として分離し、初期化だけで4.6ポイントを占める。

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