論文の概要: A Quantum Phase-based Comparator

• arxiv url: http://arxiv.org/abs/2609.25262v1
• Date: Mon, 21 Sep 2026 18:12:56 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-09-23 18:04:04.077875
• Title: A Quantum Phase-based Comparator
• Title（参考訳）: 量子位相型コンパレータ
• Abstract要約: 本稿では,相対位相の2つの値を比較する量子位相ベースの比較器(QPC)について紹介する。 この回路は2つの位相を配置し、1対のアダマール門の間にある反対の標識で入力する。 決定が与えられた相分離で取るショットを定量化する。
• 参考スコア（独自算出の注目度）: 85.68182704633898
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Quantum comparators decide the order of two operands. They rely on reversible logic acting on basis-encoded integers, so their width grows with the precision. We introduce the Quantum Phase-based Comparator (QPC), which compares two values carried in relative phases instead. The circuit places the two phases, entered with opposite signs, between a pair of Hadamard gates, and a fixed offset centers the interference, so that the probability of measuring zero falls below one half exactly when the first phase is the smaller. We give two implementations. With hard-coded values, the two values are written into the parameters of two phase gates, and the comparison costs one qubit and five gates. With the register-driven cascade, the values are drawn from two $t$-qubit registers through binary-weighted controlled-phase gates, at a cost of one qubit beyond the registers and depth linear in $t$; since the cascade induces each phase linearly from the register content, one circuit handles a superposition of operand pairs. The readout yields a biased coin rather than a definite bit, and we quantify the shots that a decision takes at a given phase separation. Scaling both phases by an integer widens the decision margin at no cost in width or depth, and an adaptive doubling schedule turns this amplification into a shot count logarithmic in the inverse separation.
• Abstract（参考訳）: 量子コンパレータは、2つのオペランドの順序を決定する。 彼らは基底エンコードされた整数に作用する可逆論理に依存しているので、その幅は精度で増大する。 本稿では,相対位相の2つの値を比較する量子位相ベースの比較器(QPC)について紹介する。 回路は2つの位相を配置し、1対のアダマール門の間に入力し、固定されたオフセットが干渉の中心となるので、第1の位相が小さくなるとゼロを測定する確率がちょうど半分以下になる。 実装は2つです。 ハードコードされた値では、2つの位相ゲートのパラメータに2つの値が書き込まれ、比較には1キュービットと5つのゲートが費やされる。 レジスタ駆動カスケードでは、値が2つの$t$-qubitレジスタから二重制御された制御相ゲートを介して引き出され、レジスタを超える1キュービットのコストと、レジスタ内容から各フェーズを線形に誘導するため、ひとつの回路がオペランドペアの重ね合わせを処理する。 読み出しは一定のビットではなくバイアス付きコインを生成し、決定が与えられた位相分離で取るショットを定量化する。 整数による両方の位相のスケーリングは、決定マージンを幅や深さのコストなしで拡大し、適応的な倍数スケジュールは、逆分離においてこの増幅をショットカウント対数に変換する。

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