論文の概要: Peregrino: A Full-Hardware Accelerator for the Complete Falcon Post-Quantum Digital Signature Scheme on Resource-Constrained Edge Devices

• arxiv url: http://arxiv.org/abs/2609.31252v1
• Date: Fri, 25 Sep 2026 13:27:03 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-09-28 18:27:51.408031
• Title: Peregrino: A Full-Hardware Accelerator for the Complete Falcon Post-Quantum Digital Signature Scheme on Resource-Constrained Edge Devices
• Title（参考訳）: Peregrino: リソース制約エッジデバイス上での完全なFalconポスト量子デジタル署名スキームのためのフルハードウェアアクセラレータ
• Abstract要約: Peregrinoは、HDLでゼロから設計されたFalconデジタル署名スキームの最初のハードウェアアクセラレータである。 オンチップのMicroBlazeソフトコアの周辺として動作し、アクセルはキーペア生成、シグネチャ生成、シグネチャ検証クロックサイクルを削減する。
• 参考スコア（独自算出の注目度）: 0.764671395172401
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The arrival of quantum computers threatens the security guarantees of classical cryptography, since quantum algorithms can break schemes that remain secure against conventional attacks. The National Institute of Standards and Technology (NIST) has therefore standardized a set of post-quantum cryptographic algorithms, among them Falcon, a lattice-based digital signature scheme with the most compact signature and public-key sizes of the standardized candidates. Falcon's reliance on floating-point arithmetic makes it hard to implement in hardware, and prior work offers only partial accelerators for specific operations such as signature generation or verification, or a single full implementation generated through high-level synthesis (HLS). This work presents Peregrino, the first hardware accelerator of the complete Falcon digital signature scheme designed from scratch in HDL, targeting resource-constrained edge devices without a native floating-point unit through an emulated floating-point datapath. Implemented on a single Artix 7 XC7A200T FPGA, Peregrino uses 85261 LUTs, 41382 FFs, 44 BRAMs, and 142 DSPs for the Falcon-1024 variant. Against the only prior full implementation, the HLS-based FalconTakesOff, it uses 1,9$\times$ fewer LUTs, 3,4$\times$ fewer FFs, 2,7$\times$ fewer BRAMs, and 9,9$\times$ fewer DSPs, fitting the entire scheme on one FPGA where the HLS design requires at least two. Operating as a peripheral of an on-chip MicroBlaze soft-core, the accelerator additionally reduces key-pair generation, signature generation, and signature verification clock cycles by 92\%, 96\%, and 85\% over the emulated floating-point reference software.
• Abstract（参考訳）: 量子コンピュータの出現は、従来の攻撃に対して安全なスキームを破ることができるため、古典暗号のセキュリティ保証を脅かす。 そのため、National Institute of Standards and Technology (NIST)は、標準化された候補の最もコンパクトな署名と公開鍵サイズを持つ格子ベースのデジタル署名スキームであるFalconを含む、量子後暗号アルゴリズムのセットを標準化した。 ファルコンの浮動小数点演算への依存はハードウェアでの実装を難しくし、以前の作業ではシグネチャ生成や検証のような特定の操作のための部分的なアクセラレータや、高レベル合成(HLS)によって生成された単一の完全な実装しか提供していない。 この研究は、HDLでゼロから設計された完全なFalconデジタル署名スキームの最初のハードウェアアクセラレータであるPeregrinoを、エミュレートされた浮動小数点データパスを介して、ネイティブな浮動小数点ユニットを持たないリソース制約エッジデバイスをターゲットにしたものだ。 1台のArtix 7 XC7A200T FPGAに実装され、ペレグリノは85261 LUTs、41382 FFs、44 BRAMs、142 DSPsをファルコン-1024用に使用した。 以前のフル実装であるHLSベースのFalconTakesOffに対して、1,9$\times$ less LUTs, 3,4$\times$ less FFs, 2,7$\times$ less BRAMs,9,9$\times$ less DSPsを使用する。 オンチップのMicroBlazeソフトコアの周辺として動作し、エミュレートされた浮動小数点基準ソフトウェア上でキーペア生成、シグネチャ生成、シグネチャ検証クロックサイクルを92\%、96\%、85\%削減する。

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