論文の概要: A packet-level digital hardware twin for commissioning megahertz diagnostic edge AI and plasma control system integration in tokamaks
- arxiv url: http://arxiv.org/abs/2609.33994v1
- Date: Sun, 27 Sep 2026 22:47:52 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-10-04 07:55:30.201313
- Title: A packet-level digital hardware twin for commissioning megahertz diagnostic edge AI and plasma control system integration in tokamaks
- Title（参考訳）: トカマクにおけるメガヘルツ診断エッジAIとプラズマ制御システム統合のためのパケットレベルディジタルハードウェアツイン
- Abstract要約: 高帯域プラズマ診断は、リアルタイムトカマク制御を目的とした機械学習および信号処理アルゴリズムへの入力をますます提供する。
我々は,メガヘルツ診断エッジAIアーキテクチャのためのパケットレベルのディジタルハードウェアツインを開発した。
- 参考スコア（独自算出の注目度）: 1.9530958469826019
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: High-bandwidth plasma diagnostics increasingly provide inputs to machine learning and signal-processing algorithms intended for real-time tokamak control, but the complete path from diagnostic sampling to control-system handoff is difficult to commission because of their sampling rates. We develop a packet-level digital hardware twin for the megahertz diagnostic edge-AI architecture. The simulator represents a 64-channel, 1 MHz beam emission spectroscopy (BES) diagnostic embedded in a 96-channel dual-carrier acquisition system, two 48-channel streams with SPAD0 sample counters, 10 GbE Hardware UDP transport, packet loss and network jitter, FPGA parsing and dual-carrier alignment, causal preprocessing and edge inference, a compact Ethernet result packet, receiver-side shared state, and a 1 kHz PCS-like control cycle. Binary UDP payloads and PCAP files are generated rather than emulating transport only at the array level. With a baseline of 20 samples per packet, each carrier generates 50,000 packets s$^{-1}$ and 100 MB s$^{-1}$ of user payload. A 110 ms reference run produces 11,000 HUDP packets; an intentionally dropped 20-sample packet is detected by the sample-counter continuity logic and invalidates the two overlapping 128-sample inference windows without silent interpolation. For valid windows, the configured engineering latency model gives a median last-input-to-shared-memory latency of 91.6 us and a 99th percentile of 108.1 us. A separate operating-system loopback test sends binary FPGA-result datagrams through a UDP receiver into POSIX shared memory and preserves packet sequence and CRC for 20/20 packets. Interactive GUI interfaces expose timing, packetization, network faults, inference thresholds, and control-state inspection. The framework provides a reproducible environment for testing diagnostic-to-accelerator interfaces and fail-safe behavior for deployment on fusion devices.
- Abstract（参考訳）: 高帯域プラズマ診断は、リアルタイムトカマク制御を目的とした機械学習および信号処理アルゴリズムへの入力をますます提供するが、診断サンプリングから制御系ハンドオフまでの完全な経路は、サンプリングレートのため、委任が難しい。
我々は,メガヘルツ診断エッジAIアーキテクチャのためのパケットレベルのディジタルハードウェアツインを開発した。
シミュレータは、96チャネルのデュアルキャリア取得システムに埋め込まれた64チャネル、1MHzのビーム発光分光(BES)診断、SPAD0サンプルカウンタを備えた2つの48チャネルストリーム、10GbEハードウェアUDPトランスポート、パケットロスとネットワークジッタ、FPGAパーシングとデュアルキャリアアライメント、因果前処理とエッジ推論、コンパクトイーサネット結果パケット、受信側共有状態、および1kHzPCSライクな制御サイクルを表す。
バイナリUDPペイロードとPCAPファイルは、配列レベルでのみトランスポートをエミュレートするのではなく、生成される。
1パケットあたり20のサンプルをベースラインとして、各キャリアは50,000のパケット s$^{-1}$ と 100 MB s$^{-1}$ のユーザペイロードを生成する。
110ミリ秒の参照ランは11,000個のHUDPパケットを生成し、サンプルカウンタ連続性ロジックによって意図的に20サンプルのパケットが検出され、2つの重なり合う128サンプルの推論ウィンドウを無音補間なしで無効化する。
有効なウィンドウの場合、設定されたエンジニアリングレイテンシモデルにより、最後のインプットから共有メモリまでのレイテンシは91.6 us、99番目のパーセントは108.1 usである。
別個のオペレーティングシステムループバックテストでは、UDP受信機を介してバイナリFPGA-ResultデータグラムをPOSIX共有メモリに送信し、20/20パケットに対してパケットシーケンスとCRCを保存する。
インタラクティブGUIインターフェースは、タイミング、パケット化、ネットワーク障害、推論しきい値、制御状態検査を公開します。
このフレームワークは、診断からアクセラレータインターフェースをテストするための再現可能な環境と、フュージョンデバイスにデプロイするためのフェイルセーフな振る舞いを提供する。
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