論文の概要: Reversing the Clock: Layout-Aware Recovery of Design Intent from Clock Distribution Networks

• arxiv url: http://arxiv.org/abs/2610.03182v1
• Date: Fri, 02 Oct 2026 11:55:34 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-06 00:14:30.35451
• Title: Reversing the Clock: Layout-Aware Recovery of Design Intent from Clock Distribution Networks
• Title（参考訳）: クロックの反転: クロック配信ネットワークからの設計インテントのレイアウトアウェアリカバリ
• Abstract要約: 本稿では,クロック分布ネットワークの復元と解析を行うレイアウト対応手法を提案する。 我々の4相パイプラインは、クロックツリートポロジー、バッファリング、ゲーティングとスイッチング、相互接続遅延、クロストーク緩和対策を回復する。 さらなる研究と支援を促進するため、我々はクロックツリー復元アルゴリズムをオープンソースとしてリリースした。
• 参考スコア（独自算出の注目度）: 6.484892142540628
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Hardware reverse engineering supports competitive analysis and hardware assurance by recovering information about an integrated circuit (IC) from its physical implementation. While existing techniques primarily recover the gate-level netlist, which represents logical functionality, they often overlook physical design decisions such as placement, routing, delay insertion, and interconnect optimization. The clock distribution network encapsulates many of these decisions; however, no prior published work has recovered this network from a fabricated IC to infer design intent. We present a layout-aware methodology that recovers and analyzes the clock distribution network by integrating a recovered gate-level netlist with layout information extracted from scanning electron microscope imagery. Our four-phase pipeline recovers clock-tree topology, buffering, gating and switching, interconnect delay, and crosstalk-mitigation measures. We demonstrate our methodology on a commercial 450 nm IC, recovering a global H-tree backbone with local X-tree-like branching, identifying an independent clock tree and global clock gating, quantifying latency, skew, and routing lengths, and confirming the absence of dedicated crosstalk mitigation. Together, these findings let us reason about the designer's intent. To encourage further research and support reproducibility, we release our clock tree recovery algorithm as open source.
• Abstract（参考訳）: ハードウェアリバースエンジニアリングは、その物理実装から集積回路(IC)に関する情報を回収することで、競合分析とハードウェア保証をサポートする。 既存の技術は主に論理的機能を表すゲートレベルのネットリストを復元するが、配置、ルーティング、遅延挿入、相互接続最適化といった物理的な設計上の決定を無視することが多い。 クロック分布ネットワークはこれらの決定の多くをカプセル化しているが、設計意図を推測するために製造されたICからこのネットワークを復元する以前の研究は行われていない。 走査型電子顕微鏡画像から抽出したレイアウト情報と復元されたゲートレベルネットリストを統合し,クロック分布ネットワークを復元・解析するレイアウト認識手法を提案する。 我々の4相パイプラインは、クロックツリートポロジー、バッファリング、ゲーティングとスイッチング、相互接続遅延、クロストーク緩和対策を回復する。 我々は,450nmの商用IC上での方法論を実証し,局所的なXツリーのような分岐によるグローバルなHツリーバックボーンの復元,独立クロックツリーとグローバルクロックゲーティングの同定,レイテンシ,スキュー,ルーティング長の定量化,専用クロストークの緩和の欠如を確認する。 これらの発見は、デザイナーの意図を理由づけるものである。 さらなる研究を奨励し、再現性をサポートするため、我々のクロックツリー復元アルゴリズムをオープンソースとしてリリースする。

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