論文の概要: Removing the Compute Bottleneck for Event-based Visual Place Recognition with Spiking Neural Networks
- arxiv url: http://arxiv.org/abs/2610.16022v1
- Date: Mon, 12 Oct 2026 00:45:01 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-10-19 08:05:48.386761
- Title: Removing the Compute Bottleneck for Event-based Visual Place Recognition with Spiking Neural Networks
- Title（参考訳）: スパイクニューラルネットワークを用いたイベントベースの視覚的位置認識のためのコンピュータ・ブートネックの除去
- Abstract要約: ニューロモルフィックセンシングとコンピューティングは、ロボット工学における低レイテンシと高エネルギー効率を約束する。
ほとんどのイベントベースの視覚的位置認識パイプラインは、本質的にスパースなセンサーの下流で密度の高いフレームのような計算を再導入する。
本稿では,コモディティCPU上でのイベントベースのVPRクエリを数マイクロ秒で解決する問題に対処する。
- 参考スコア（独自算出の注目度）: 16.893170921147608
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Neuromorphic sensing and computing promise low latency and high energy efficiency for robotics, yet most event-based visual place recognition (VPR) pipelines reintroduce dense, frame-like computation downstream of an inherently sparse sensor, forfeiting the sensor's latency advantage. In this paper, we address the problem of resolving an event-based VPR query in tens of microseconds on a commodity CPU. We train a two-layer spiking neural network (SNN) with additive spike-timing-dependent plasticity (STDP), which drives the learned weight matrix towards a strongly bimodal distribution, amenable to aggressive magnitude pruning. At inference, our pipeline exploits this sparsity by reading only the pruned weights corresponding to the query's active pixels. As surviving weights share a near-uniform magnitude, each neuron's score reduces to an integer count of matching synapses instead of a weighted sum, lowering per-query latency. This computation is small enough to remain resident in a CPU's fast on-chip cache. On three event-based VPR benchmarks, our sparse SNN exceeds the recall of LENS, an existing event-based SNN, while reducing per-query latency by 5.5-6.2x to tens of microseconds. It matches the recall of a dense variant of our network and of the sum-of-absolute-differences (SAD) baseline, while reading 10x fewer weights than the dense variant. We further characterise how recall and latency scale with the number of active pixels and reference places. These results suggest that the sparsity of both event-based input and learned weights can already be exploited for low-latency inference on conventional processors.
- Abstract（参考訳）: ニューロモルフィックセンシングとコンピューティングは、ロボット工学において低レイテンシと高エネルギー効率を約束するが、ほとんどのイベントベースの視覚的位置認識(VPR)パイプラインは、本質的にスパースなセンサーの下流で密度の高いフレームのような計算を再導入し、センサーのレイテンシの優位性を排除している。
本稿では,コモディティCPU上でのイベントベースのVPRクエリを数マイクロ秒で解決する問題に対処する。
我々は,2層スパイキングニューラルネットワーク(SNN)を付加的なスパイクタイピング依存塑性(STDP)でトレーニングし,学習した重み行列を強い双モード分布に向けて駆動し,アグレッシブ・マグニチュード・プルーニングを可能にする。
推論では、クエリのアクティブピクセルに対応するプルーニングされた重みだけを読み取ることで、この空間性を利用する。
生き残ったウェイトがほぼ一様の大きさを共有するため、各ニューロンのスコアは重み付け和の代わりにシナプスに一致する整数数に減少し、クエリ毎のレイテンシを低下させる。
この計算はCPUの高速オンチップキャッシュに留まるほど小さい。
3つのイベントベースVPRベンチマークでは、スパースSNNは既存のイベントベースSNNであるLENSのリコールを超え、クエリ毎のレイテンシは5.5-6.2xから数十マイクロ秒に短縮した。
これは、我々のネットワークの高密度な変量とSADベースラインの総和とを一致させ、高密度な変量よりも10倍少ない重量を読み取ります。
さらに、アクティブなピクセル数や参照場所の数に応じて、リコールと遅延のスケールを特徴付ける。
これらの結果から,イベントベース入力と学習重量の両方の空間性が,従来のプロセッサ上での低遅延推論に有効であることが示唆された。
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