論文の概要: A Combined Streaming FPGA Architecture for Client-Side CKKS Encoding and Encryption

• arxiv url: http://arxiv.org/abs/2610.27204v1
• Date: Mon, 19 Oct 2026 19:38:29 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-21 21:58:47.483551
• Title: A Combined Streaming FPGA Architecture for Client-Side CKKS Encoding and Encryption
• Title（参考訳）: クライアント側CKKS符号化と暗号化のための複合ストリーミングFPGAアーキテクチャ
• Abstract要約: 本稿では、CKKS符号化と暗号化のためのストリーミングFPGAアーキテクチャを提案する。これは、共有浮動小数点符号化変換を一度計算し、6つの残基変調に対して並列に変換整数を実行する。 次数 N = 8192 では、Alterax 7 の実装は、毎秒 5,143 の完全暗号文を 471 MHz で提供する。
• 参考スコア（独自算出の注目度）: 0.13999481573773073
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Homomorphic encryption allows a computing service to process encrypted data, but the client must first encode and encrypt its inputs. Sharing hardware between floating-point encoding and modular encryption reduces area but requires those transform roles to execute at different times. We present a streaming FPGA architecture for CKKS encoding and encryption that computes the shared floating-point encoding transform once and performs the integer transforms for six residue moduli in parallel. Dedicated transform pipelines exchange intermediate results on chip rather than through off-chip memory. DSP Builder generates the transform RTL, and Altera HLS IP Gen compiler compiles the surrounding SYCL pipeline into IP integrated with DMA and control logic in an accelerator functional unit. At polynomial degree N = 8192, the Altera Agilex 7 implementation delivers 5,143 complete ciphertexts per second at 471 MHz. One SEAL-Embedded CPU worker on the same workstation delivers 113 ciphertexts per second for real-valued inputs using all 4,096 slots. Measurements cover prepared-input computation through complete ciphertext construction, including FPGA submission and output delivery.
• Abstract（参考訳）: ホモモルフィック暗号化は、コンピュータサービスが暗号化されたデータを処理することを可能にするが、クライアントはまず入力をエンコードして暗号化しなければならない。 浮動小数点符号化とモジュラ暗号化の間でハードウェアを共有することは、領域を減らすが、異なるタイミングで実行するためには変換ロールが必要である。 本稿では、CKKS符号化と暗号化のためのストリーミングFPGAアーキテクチャを提案する。これは、共有浮動小数点符号化変換を一度計算し、6つの残基変調に対して並列に整数変換を実行する。 専用トランスフォーメーションパイプラインは、オフチップメモリを介してではなく、チップ上で中間結果を交換する。 DSP Builderは変換RTLを生成し、Altera HLS IP Genコンパイラは周囲のSYCLパイプラインをDMAと統合されたIPにコンパイルし、アクセル関数ユニットで制御ロジックを生成する。 多項式次数 N = 8192 では、Altera Agilex 7 の実装は、毎秒 5,143 個の完全暗号文を 471 MHz で提供する。 同じワークステーション上の1つのSEAL組み込みCPUワーカーは、4,096スロットすべてを使用して、実値入力に対して毎秒113の暗号文を配信する。 FPGAの送信や出力の配信を含む、完全な暗号文構成による準備された入力計算をカバーする。

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