論文の概要: Search-Guided Reasoning Trace Curation for Verilog Generation
- arxiv url: http://arxiv.org/abs/2610.37706v1
- Date: Mon, 26 Oct 2026 18:47:49 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-11-01 01:32:09.890458
- Title: Search-Guided Reasoning Trace Curation for Verilog Generation
- Title（参考訳）: Verilog生成のための検索ガイド推論トレースキュレーション
- Abstract要約: MCTS-SFTは、Verilog生成モデルの教師付き微調整のための推論トレースをキュレートする検証器誘導フレームワークである。
Plan-MCTSは、インターフェース、タイミング、状態、動作、および更新ルールを明確に表現した、コンパクトなハードウェア設計プランを検索する。
実験の結果,Plan-MCTSが最も高い機能的トレース収率を示し,84.2%が正解であり,81.9%が単発構造計画であり,82.0%が無誘導木探査であることがわかった。
- 参考スコア（独自算出の注目度）: 17.488286714174336
- License: http://creativecommons.org/licenses/by-nc-sa/4.0/
- Abstract: Recent advances in large language models (LLMs) have improved Verilog generation. However, most training pipelines distill natural-language reasoning traces whose intermediate design decisions are weakly structured and are primarily selected according to the correctness of the final generated RTL. We present MCTS-SFT, a verifier-guided framework for curating reasoning traces for supervised fine-tuning (SFT) of Verilog generation models. MCTS-SFT formulates trace construction as search over intermediate reasoning states and uses Monte Carlo Tree Search (MCTS) to propagate functional feedback from complete Verilog rollouts to earlier design decisions. Within this framework, we introduce Plan-MCTS, which searches over compact hardware-design plans that explicitly represent interfaces, timing, state, behavior, and update rules. We further study plan-preserving supervision, in which the searched structured state is retained as part of the downstream SFT target. Our experiments find that Plan-MCTS achieves the highest functional trace yield, with 84.2% correct traces compared with 81.9% for one-shot structured planning and 82.0% for unguided tree exploration. For identical Plan-MCTS trajectories and Verilog outputs, retaining the explicit searched plan during SFT raises pass@10 from 52.56% to 57.7%, demonstrating that the representation of intermediate design decisions materially affects downstream learning. In a separate 6,000-trace study, MCTS-curated supervision improves pass@10 over full-response chain-of-thought distillation by up to 3.7 points while reducing downstream generation length by approximately 50% on VerilogEval-v2. These results demonstrate that structured hardware planning, verifier-guided search, and explicit intermediate-state supervision provide complementary mechanisms for constructing more effective and token-efficient training data for Verilog generation.
- Abstract（参考訳）: 大規模言語モデル(LLM)の最近の進歩はVerilog生成を改善している。
しかし、ほとんどの訓練パイプラインは、中間設計決定が弱く、主に最終生成RTLの正確性に応じて選択される自然言語推論トレースを蒸留する。
We present MCTS-SFT, a verifier-guided framework for curating reasoning traces for supervised fine-tuning (SFT) of Verilog generation models。
MCTS-SFTは、トレース構造を中間的推論状態の探索として定式化し、Monte Carlo Tree Search (MCTS) を用いて完全なVerilogロールアウトから以前の設計決定までの関数的フィードバックを伝達する。
このフレームワークでは,インターフェース,タイミング,状態,動作,更新ルールを明示的に表現したハードウェア設計計画の検索を行うPlan-MCTSを導入する。
さらに、下流SFTターゲットの一部として探索された構造化状態を保持する計画保存監視について検討する。
実験の結果,Plan-MCTSが最も高い機能的トレース収率を示し,84.2%が正解であり,81.9%が単発構造計画であり,82.0%が無誘導木探査であることがわかった。
Plan-MCTSのトラジェクトリとVerilogのアウトプットは同じで、SFT中の明示的な探索計画を維持すると、pass@10が52.56%から57.7%に上昇し、中間設計決定の表現が下流学習に重大な影響を及ぼすことを示した。
6000トラスの別な調査では、MCTSが算出した監督は、最大3.7ポイントのフルレスポンスチェーン蒸留よりもパス@10を改良し、VerilogEval-v2で下流の生成期間を約50%短縮した。
これらの結果は、構造化ハードウェア計画、検証者誘導探索、明示的な中間状態監視が、Verilog生成のためのより効率的でトークン効率のよいトレーニングデータを構築するための補完メカニズムを提供することを示した。
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