論文の概要: Randomized Caches in Hardware: Challenges and Trade-offs

• arxiv url: http://arxiv.org/abs/2611.00282v1
• Date: Fri, 30 Oct 2026 19:04:17 GMT
• ステータス: 情報取得中
• システム内更新日: 2026-11-03 20:02:17.007518
• Title: Randomized Caches in Hardware: Challenges and Trade-offs
• Title（参考訳）: ハードウェアにおけるランダム化キャッシュ - 課題とトレードオフ
• Abstract要約: ランダム化されたキャッシュは、メモリアドレスのキャッシュロケーションへのマッピングを曖昧にすることで、サイドチャネル攻撃に対して保護する。 既存の提案ではアーキテクチャの振る舞いを記述しており、実際のハードウェア実装の課題はほとんど未検討のままである。 CEASER-S, ScatterCache, SassCache, MIRAGEの4つの顕著な設計を実装し, それらを最終レベルキャッシュとして統合する。
• 参考スコア（独自算出の注目度）: 25.337600415836025
• License:
• Abstract: Randomized caches protect against side-channel attacks by obfuscating the mapping of memory addresses to cache locations. Existing proposals typically describe architectural behavior, leaving practical hardware implementation challenges largely unexplored. We implement four prominent designs, CEASER-S, ScatterCache, SassCache, and MIRAGE, and integrate them as the last-level cache (LLC) of a multi-core out-of-order RISC-V system-on-chip (SoC). We identify common and design-specific implementation challenges and develop practical solutions. We evaluate complete FPGA implementations by running SPEC CPU 2017 rate and GAPBS workloads to completion, providing, to our knowledge, the first comparative evaluation of these designs on a common full-system hardware platform. Pipelining the index derivation function (IDF) alone is insufficient: in three of the four variants, other components become the frequency bottleneck, reducing frequency by up to 35% relative to the baseline set-associative cache. Redesigning the critical paths while preserving mappings, rekeying, and victim-selection policies brings the three affected variants to no more than 10% below the baseline frequency, at the cost of added latency or reduced concurrency. Increased LLC access latency, rather than additional misses, dominates IPC degradation, reducing instructions per cycle by up to 5% for SPEC and 11% for GAPBS. Hardware overhead depends on the design and implementation technology: FPGA lookup-table usage increases by 10-35%, while ASIC area increases by 1-14%.
• Abstract（参考訳）: ランダム化されたキャッシュは、メモリアドレスのキャッシュロケーションへのマッピングを曖昧にすることで、サイドチャネル攻撃に対して保護する。 既存の提案ではアーキテクチャの振る舞いを記述しており、実際のハードウェア実装の課題はほとんど未検討のままである。 我々はCEASER-S, ScatterCache, SassCache, MIRAGEの4つの顕著な設計を実装し、それらをマルチコアのRISC-Vシステムオンチップ(SoC)の最終レベルキャッシュ(LLC)として統合する。 我々は、共通かつ設計固有の実装課題を特定し、実用的なソリューションを開発する。 本研究では,SPEC CPU 2017 レートと GAPBS ワークロードの実行により,FPGA の完全な実装を評価する。 4つの変種のうち3つでは、他のコンポーネントが周波数ボトルネックとなり、ベースラインのセット・アソシエイト・キャッシュに対して最大35%の周波数が減少する。 マッピング、リキー、被害者選択ポリシーを保存しながら重要なパスを再設計することで、3つの影響を受ける変種は、レイテンシの追加や並行性の削減といったコストで、ベースライン周波数の10%以下に制限される。 余分なミスではなく LLC アクセスレイテンシの増加は IPC の劣化を支配し,SPEC では最大5%,GAPBS では11% の命令を削減している。 FPGAのルックアップテーブルの使用量は10～35%増加し、ASICの面積は1～14%増加した。

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