論文の概要: Coordinated Reinforcement Learning Prefetching Architecture for Multicore Systems

• arxiv url: http://arxiv.org/abs/2509.10719v1
• Date: Fri, 12 Sep 2025 22:20:33 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-09-16 17:26:22.749527
• Title: Coordinated Reinforcement Learning Prefetching Architecture for Multicore Systems
• Title（参考訳）: マルチコアシステムのための協調強化学習前処理アーキテクチャ
• Authors: Mohammed Humaid Siddiqui, Fernando Guzman, Yufei Wu, Ruishu Ann,
• Abstract要約: ハードウェアプリフェッチは、CPU速度とメモリアクセスの遅いパフォーマンスギャップを埋めるために重要である。 マルチコアアーキテクチャが一般的になるにつれ、従来のプリフェッチは深刻な課題となっている。 マルチコアシステムに特化して設計された強化学習に基づくプレファーであるCRL-Pythiaを提案する。
• 参考スコア（独自算出の注目度）: 39.46846229519142
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Hardware prefetching is critical to fill the performance gap between CPU speeds and slower memory accesses. With multicore architectures becoming commonplace, traditional prefetchers are severely challenged. Independent core operation creates significant redundancy (up to 20% of prefetch requests are duplicates), causing unnecessary memory bus traffic and wasted bandwidth. Furthermore, cutting-edge prefetchers such as Pythia suffer from about a 10% performance loss when scaling from a single-core to a four-core system. To solve these problems, we propose CRL-Pythia, a coordinated reinforcement learning based prefetcher specifically designed for multicore systems. In this work, CRL-Pythia addresses these issues by enabling cross-core sharing of information and cooperative prefetching decisions, which greatly reduces redundant prefetch requests and improves learning convergence across cores. Our experiments demonstrate that CRL-Pythia outperforms single Pythia configurations in all cases, with approximately 12% IPC (instructions per cycle) improvement for bandwidth-constrained workloads, while imposing moderate hardware overhead. Our sensitivity analyses also verify its robustness and scalability, thereby making CRL-Pythia a practical and efficient solution to contemporary multicore systems.
• Abstract（参考訳）: ハードウェアプリフェッチは、CPU速度とメモリアクセスの遅いパフォーマンスギャップを埋めるために重要である。 マルチコアアーキテクチャが一般的になるにつれ、従来のプリフェッチは深刻な課題となっている。 独立したコア操作は、大きな冗長性(プレフェッチ要求の20%は重複している)を生成し、不要なメモリバストラフィックと無駄な帯域幅を引き起こす。 さらに、Pythiaのような最先端のプリフェッチは、シングルコアから4コアシステムにスケールする場合、約10%のパフォーマンス損失を被る。 これらの問題を解決するために,マルチコアシステムに特化して設計された強化学習に基づくプレファーであるCRL-Pythiaを提案する。 本研究においてCRL-Pythiaは、情報のクロスコア共有と協調的プレフェッチ決定を可能にし、冗長なプレフェッチ要求を大幅に低減し、コア間の学習収束を改善することにより、これらの問題に対処する。 実験の結果,CRL-Pythiaは1つのPythia構成よりも優れており,帯域制限の負荷に対して約12%のIPC(命令毎の命令)が改善され,ハードウェアのオーバーヘッドは緩やかであることがわかった。 我々の感度解析は、その堅牢性とスケーラビリティを検証し、CRL-Pythiaを現代のマルチコアシステムに対する実用的で効率的なソリューションにする。

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