論文の概要: A Surrogate Model for Variation-Aware Clock-Mesh Analysis and Design-Space Exploration using Graph Neural Networks

• arxiv url: http://arxiv.org/abs/2611.01473v1
• Date: Sun, 01 Nov 2026 03:03:14 GMT
• ステータス: 情報取得中
• システム内更新日: 2026-11-03 19:32:19.308539
• Title: A Surrogate Model for Variation-Aware Clock-Mesh Analysis and Design-Space Exploration using Graph Neural Networks
• Title（参考訳）: グラフニューラルネットワークを用いた変動を考慮したクロック・メシュ解析と設計空間探索のためのサロゲートモデル
• Abstract要約: 本稿では,新しいグラフ表現と新しいアーキテクチャを備えた,グラフニューラルネットワークに基づくクロックメッシュのサロゲートモデルを提案する。 我々のモデルは、平均で3.4%のSPICEで電力を予測し、近似法よりも18時間$-1706のスピードアップを提供する。 実際の設計に関するケーススタディにより、我々のサロゲートモデルはバッファリング候補を見つけ、バランスの取れたトレードオフで99textth$-percentile skewを49.1%$に改善した。
• 参考スコア（独自算出の注目度）: 0.0
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• Abstract: Clock meshes are widely used in high-performance VLSI systems to minimize skew and tolerate On-Chip Variation (OCV) in nanometer technologies. However, analyzing meshes is difficult because reconvergent paths and multi-source drivers prevent static timing analysis (STA) tools from handling mesh loops, making SPICE the industrial standard. SPICE simulations are accurate but slow, so clock-mesh synthesis relies on approximate models that overlook critical effects such as non-linear buffer driving caused by input slew and input skew. We propose a Graph Neural Network (GNN) based surrogate model of the clock mesh with a new graph representation and a new architecture that predicts power while also improving the delay and slew predictions at the sinks and capturing the skew histogram under OCV. Trained on SPICE data and tested on unseen real designs, our model achieves average errors of $3.40$~ps in delay, $4.14$~ps in slew and $4.46$~ps in skew, compared with $6.28$~ps, $12.35$~ps, and $11.62$~ps for our prior model, and $74.37$~ps delay and $27.51$~ps skew for the approximate method used in current state-of-the-art works. Our model predicts power within $3.4\%$ of SPICE on average, while delivering $18\times$-$1706\times$ speed-ups over the approximate method under OCV modeling, enabling faster and more accurate clock-mesh design-space exploration. A case study on a real design further shows that our surrogate model finds buffering candidates that, at a balanced tradeoff, improves $99^{\text{th}}$-percentile skew by $49.1\%$, reduces power by $25.7\%$, and reduces area by $37.3\%$ at the cost of a $6.8\%$ increase in $99^{\text{th}}$-percentile maximum slew as compared to the state-of-the-art work.
• Abstract（参考訳）: クロックメッシュは、ナノメータ技術におけるスキューを最小化し、オンチップ変動(OCV)を許容するために、高性能なVLSIシステムで広く利用されている。 しかし、メッシュ分析は、再収束パスとマルチソースドライバが静的タイミング解析(STA)ツールがメッシュループの処理を妨げ、SPICEが産業標準となるため、難しい。 SPICEシミュレーションは正確だが遅いため、クロックメッシュ合成は入力スルーや入力スキューによる非線形バッファ駆動などの臨界効果を無視する近似モデルに依存する。 我々は、新しいグラフ表現と新しいアーキテクチャを備えたクロックメッシュのグラフニューラルネットワーク(GNN)に基づくサロゲートモデルを提案し、シンクの遅延とスルー予測を改善し、OCV下でスキューヒストグラムをキャプチャする。 SPICEデータでトレーニングし、未確認のリアルデザインでテストし、我々のモデルは遅延平均3.40$~ps、スルーで4.14$~ps、スキューで4.46$~ps、以前のモデルで6.28$~ps、12.35$~ps、1.62$~ps、現在最先端で使われている近似手法で74.37$~ps、そして27.51$~psの誤差を達成した。 我々のモデルは平均で3.4\%のSPICEで電力を予測し、OCVモデリングによる近似法よりも18\times$-1706\times$スピードアップを行い、より高速で正確なクロック・メッシュ・デザイン・スペース探索を可能にした。 実際の設計に関するケーススタディでは、我々のサロゲートモデルは、バランスの取れたトレードオフで99^{\text{th}}$-percentile skewを49.1\%$に改善し、電力を25.7\%$に削減し、面積を37.3\%$に減らし、99^{\text{th}}$-percentile maximum slewを6.8\%$に値上げすることで、バッファリング候補を見つける。

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