論文の概要: Near-Optimal Hardware Design for Convolutional Neural Networks
- arxiv url: http://arxiv.org/abs/2002.05526v1
- Date: Thu, 6 Feb 2020 09:15:03 GMT
- ステータス: 処理完了
- システム内更新日: 2023-01-03 13:13:15.263345
- Title: Near-Optimal Hardware Design for Convolutional Neural Networks
- Title（参考訳）: 畳み込みニューラルネットワークの近接最適ハードウェア設計
- Authors: Byungik Ahn
- Abstract要約: 本研究では,畳み込みニューラルネットワークのための新しい,特殊目的,高効率ハードウェアアーキテクチャを提案する。
提案アーキテクチャは,モデルの計算フローと同じ構造を持つ計算回路を設計することにより,乗算器の利用を最大化する。
提案するハードウェアアーキテクチャに基づく実装が,商用AI製品に適用されている。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Recently, the demand of low-power deep-learning hardware for industrial
applications has been increasing. Most existing artificial intelligence (AI)
chips have evolved to rely on new chip technologies rather than on radically
new hardware architectures, to maintain their generality. This study proposes a
novel, special-purpose, and high-efficiency hardware architecture for
convolutional neural networks. The proposed architecture maximizes the
utilization of multipliers by designing the computational circuit with the same
structure as that of the computational flow of the model, rather than mapping
computations to fixed hardware. In addition, a specially designed filter
circuit simultaneously provides all the data of the receptive field, using only
one memory read operation during each clock cycle; this allows the computation
circuit to operate seamlessly without idle cycles. Our reference system based
on the proposed architecture uses 97% of the peak-multiplication capability in
actual computations required by the computation model throughout the
computation period. In addition, overhead components are minimized so that the
proportion of the resources constituting the non-multiplier components is
smaller than that constituting the multiplier components, which are
indispensable for the computational model. The efficiency of the proposed
architecture is close to an ideally efficient system that cannot be improved
further in terms of the performance-to-resource ratio. An implementation based
on the proposed hardware architecture has been applied in commercial AI
products.
- Abstract（参考訳）: 近年,産業アプリケーションのための低消費電力ディープラーニングハードウェアの需要が高まっている。
既存の人工知能(AI)チップの多くは、その汎用性を維持するために、根本的に新しいハードウェアアーキテクチャではなく、新しいチップ技術に依存するように進化してきた。
本研究では,畳み込みニューラルネットワークのための新しい,特殊目的,高効率ハードウェアアーキテクチャを提案する。
提案アーキテクチャは,計算を固定ハードウェアにマッピングするのではなく,モデルの計算フローと同じ構造を持つ計算回路を設計することにより,乗算器の利用を最大化する。
さらに、特別に設計されたフィルタ回路は、各クロックサイクル中に1つのメモリ読み取り操作のみを使用して、受信フィールドの全データを同時に提供する。
提案アーキテクチャに基づく参照システムは,計算期間を通じて計算モデルに必要な実計算においてピーク乗算能力の97%を利用する。
また、非乗数成分を構成するリソースの割合が、計算モデルに欠かせない乗数成分を構成するものよりも小さいように、オーバーヘッド成分を最小化する。
提案したアーキテクチャの効率性は,性能と資源の比でさらに改善できない理想的に効率的なシステムに近づいた。
提案するハードウェアアーキテクチャに基づく実装が,商用AI製品に適用されている。
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