Fugu-MT 論文翻訳(概要): Co-design of a novel CMOS highly parallel, low-power, multi-chip neural network accelerator

論文の概要: Co-design of a novel CMOS highly parallel, low-power, multi-chip neural network accelerator

arxiv url: http://arxiv.org/abs/2409.19389v1
Date: Sat, 28 Sep 2024 15:47:16 GMT
ステータス: 処理完了
システム内更新日: 2024-11-05 23:38:55.237483
Title: Co-design of a novel CMOS highly parallel, low-power, multi-chip neural network accelerator
Title（参考訳）: CMOS高並列低消費電力マルチチップニューラルネットワークアクセラレータの共設計
Authors: W Hokenmaier, R Jurasek, E Bowen, R Granger, D Odom,
Abstract要約: 我々は,並列処理(>10X)を大幅に高速化し,消費電力を大幅に削減する新しい低消費電力ASICAIプロセッサであるNV-1を提案する。結果のデバイスは、現在、フィールド化されたエッジセンサーアプリケーションで使用されている。
参考スコア（独自算出の注目度）: 0.0
License: http://creativecommons.org/licenses/by-nc-nd/4.0/
Abstract: Why do security cameras, sensors, and siri use cloud servers instead of on-board computation? The lack of very-low-power, high-performance chips greatly limits the ability to field untethered edge devices. We present the NV-1, a new low-power ASIC AI processor that greatly accelerates parallel processing (> 10X) with dramatic reduction in energy consumption (> 100X), via many parallel combined processor-memory units, i.e., a drastically non-von-Neumann architecture, allowing very large numbers of independent processing streams without bottlenecks due to typical monolithic memory. The current initial prototype fab arises from a successful co-development effort between algorithm- and software-driven architectural design and VLSI design realities. An innovative communication protocol minimizes power usage, and data transport costs among nodes were vastly reduced by eliminating the address bus, through local target address matching. Throughout the development process, the software and architecture teams were able to innovate alongside the circuit design team's implementation effort. A digital twin of the proposed hardware was developed early on to ensure that the technical implementation met the architectural specifications, and indeed the predicted performance metrics have now been thoroughly verified in real hardware test data. The resulting device is currently being used in a fielded edge sensor application; additional proofs of principle are in progress demonstrating the proof on the ground of this new real-world extremely low-power high-performance ASIC device.
Abstract（参考訳）: なぜセキュリティカメラやセンサー、サイリは、オンボードの計算ではなくクラウドサーバーを使うのか? 非常に低消費電力で高性能なチップの欠如は、非テザリングエッジデバイスのフィールド能力を大幅に制限した。 NV-1は、並列処理(>10X)を大幅に高速化し、エネルギー消費を劇的に削減する(>100X)新しい低消費電力ASICAIプロセッサである。現在のプロトタイプファブは、アルゴリズムとソフトウェア駆動アーキテクチャ設計とVLSI設計の協調開発に成功している。革新的な通信プロトコルは、電力使用量を最小化し、ローカルなターゲットアドレスマッチングを通じてアドレスバスを排除し、ノード間のデータ転送コストを大幅に削減した。開発プロセス全体を通じて、ソフトウェアとアーキテクチャチームは、サーキット設計チームの実装活動と並行して革新を行うことができた。提案したハードウェアのディジタルツインが早期に開発され、技術的実装がアーキテクチャの仕様を満たしていることを確認するとともに、予測された性能指標が実際のハードウェアテストデータで完全に検証されている。このデバイスは現在、電界センサアプリケーションで使われており、この新しい現実世界の超低消費電力のASICデバイスを根拠として、さらなる原理実証が進行中である。

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