論文の概要: Reconfigurable co-processor architecture with limited numerical precision to accelerate deep convolutional neural networks

• arxiv url: http://arxiv.org/abs/2109.03040v1
• Date: Sat, 21 Aug 2021 09:50:54 GMT
• ステータス: 処理完了
• システム内更新日: 2021-09-12 10:54:46.271691
• Title: Reconfigurable co-processor architecture with limited numerical precision to accelerate deep convolutional neural networks
• Title（参考訳）: 深部畳み込みニューラルネットワークを高速化する数値精度に制限のある再構成可能なコプロセッサアーキテクチャ
• Authors: Sasindu Wijeratne, Sandaruwan Jayaweera, Mahesh Dananjaya, Ajith Pasqual
• Abstract要約: 畳み込みニューラルネットワーク(CNN)は、視覚システムやロボット工学などのディープラーニングアプリケーションで広く使われている。 本稿では,CNNを高速化するために,モデルに依存しない再構成可能なコプロセッシングアーキテクチャを提案する。 既存の解とは対照的に、算術表現や演算のための限定精度32bit Q-format固定点量子化を導入する。
• 参考スコア（独自算出の注目度）: 0.38848561367220275
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: Convolutional Neural Networks (CNNs) are widely used in deep learning applications, e.g. visual systems, robotics etc. However, existing software solutions are not efficient. Therefore, many hardware accelerators have been proposed optimizing performance, power and resource utilization of the implementation. Amongst existing solutions, Field Programmable Gate Array (FPGA) based architecture provides better cost-energy-performance trade-offs as well as scalability and minimizing development time. In this paper, we present a model-independent reconfigurable co-processing architecture to accelerate CNNs. Our architecture consists of parallel Multiply and Accumulate (MAC) units with caching techniques and interconnection networks to exploit maximum data parallelism. In contrast to existing solutions, we introduce limited precision 32 bit Q-format fixed point quantization for arithmetic representations and operations. As a result, our architecture achieved significant reduction in resource utilization with competitive accuracy. Furthermore, we developed an assembly-type microinstructions to access the co-processing fabric to manage layer-wise parallelism, thereby making re-use of limited resources. Finally, we have tested our architecture up to 9x9 kernel size on Xilinx Virtex 7 FPGA, achieving a throughput of up to 226.2 GOp/S for 3x3 kernel size.
• Abstract（参考訳）: 畳み込みニューラルネットワーク(CNN)は、視覚システムやロボット工学などのディープラーニングアプリケーションで広く使われている。 しかし、既存のソフトウェアソリューションは効率的ではない。 そのため、多くのハードウェアアクセラレーターが実装の性能、パワー、資源利用を最適化する提案がなされている。 既存のソリューションの中で、FPGA(Field Programmable Gate Array)ベースのアーキテクチャは、スケーラビリティと開発時間の最小化とともに、より良いコスト-エネルギーパフォーマンスのトレードオフを提供します。 本稿では,CNNを高速化するモデル非依存の再構成可能コプロセッシングアーキテクチャを提案する。 我々のアーキテクチャは、最大データ並列性を利用するためのキャッシュ技術と相互接続ネットワークを備えた並列Multiply and Accumulate (MAC)ユニットで構成されている。 既存の解とは対照的に、算術表現や演算のための限定精度32bit Q-format固定点量子化を導入する。 その結果,我々のアーキテクチャは,競争精度で資源利用の大幅な削減を実現した。 さらに,協調処理ファブリックにアクセスして層間並列性を管理するアセンブリ型マイクロインストラクションを開発し,限られた資源を再利用した。 最後に、Xilinx Virtex 7 FPGA上で最大9x9のカーネルサイズをテストし、3x3カーネルサイズで最大226.2 GOp/Sのスループットを実現した。

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