論文の概要: A Power-Efficient Binary-Weight Spiking Neural Network Architecture for
Real-Time Object Classification
- arxiv url: http://arxiv.org/abs/2003.06310v1
- Date: Thu, 12 Mar 2020 11:25:00 GMT
- ステータス: 処理完了
- システム内更新日: 2022-12-24 13:30:19.455512
- Title: A Power-Efficient Binary-Weight Spiking Neural Network Architecture for
Real-Time Object Classification
- Title(参考訳): リアルタイムオブジェクト分類のための電力効率2重スパイクニューラルネットワークアーキテクチャ
- Authors: Pai-Yu Tan, Po-Yao Chuang, Yen-Ting Lin, Cheng-Wen Wu, and Juin-Ming
Lu
- Abstract要約: エッジプラットフォーム上での低消費電力リアルタイムオブジェクト分類のための二元重スパイクニューラルネットワーク(BW-SNN)ハードウェアアーキテクチャを提案する。
この設計では、完全なニューラルネットワークをオンチップに格納するので、オフチップの帯域幅を必要としない。
- 参考スコア(独自算出の注目度): 1.5291703721641183
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Neural network hardware is considered an essential part of future edge
devices. In this paper, we propose a binary-weight spiking neural network
(BW-SNN) hardware architecture for low-power real-time object classification on
edge platforms. This design stores a full neural network on-chip, and hence
requires no off-chip bandwidth. The proposed systolic array maximizes data
reuse for a typical convolutional layer. A 5-layer convolutional BW-SNN
hardware is implemented in 90nm CMOS. Compared with state-of-the-art designs,
the area cost and energy per classification are reduced by 7$\times$ and
23$\times$, respectively, while also achieving a higher accuracy on the MNIST
benchmark. This is also a pioneering SNN hardware architecture that supports
advanced CNN architectures.
- Abstract(参考訳): ニューラルネットワークハードウェアは、将来のエッジデバイスの重要な部分だと考えられている。
本稿では,エッジプラットフォーム上での低消費電力リアルタイムオブジェクト分類のための,bw-snn(binary-weight spiking neural network)ハードウェアアーキテクチャを提案する。
この設計は、チップ上の完全なニューラルネットワークを格納するので、オフチップの帯域幅は不要である。
提案するsystolic配列は、典型的な畳み込み層に対するデータの再利用を最大化する。
5層畳み込みBW-SNNハードウェアを90nmCMOSで実装する。
最先端の設計と比較すると、分類当たりの面積コストとエネルギーは、それぞれ7$\times$と23$\times$に削減され、MNISTベンチマークでは高い精度を達成する。
これはまた、先進的なCNNアーキテクチャをサポートするSNNハードウェアアーキテクチャのパイオニアでもある。
関連論文リスト
- RNC: Efficient RRAM-aware NAS and Compilation for DNNs on Resource-Constrained Edge Devices [0.30458577208819987]
我々は抵抗性ランダムアクセスメモリ(RRAM)に基づく加速器のためのエッジフレンドリーなディープニューラルネットワーク(DNN)の開発を目指している。
本稿では,特定のハードウェア制約を満たす最適化ニューラルネットワークを探索するための,エッジコンパイルとリソース制約付きRRAM対応ニューラルネットワーク探索(NAS)フレームワークを提案する。
NASが速度に最適化した結果のモデルは5x-30倍のスピードアップを達成した。
論文 参考訳(メタデータ) (2024-09-27T15:35:36Z) - Spiker+: a framework for the generation of efficient Spiking Neural
Networks FPGA accelerators for inference at the edge [49.42371633618761]
Spiker+はFPGA上で、エッジでの推論のために効率よく、低消費電力で、低領域でカスタマイズされたSpking Neural Networks(SNN)アクセラレータを生成するためのフレームワークである。
Spiker+ は MNIST と Spiking Heidelberg Digits (SHD) の2つのベンチマークデータセットでテストされている。
論文 参考訳(メタデータ) (2024-01-02T10:42:42Z) - SpikeSim: An end-to-end Compute-in-Memory Hardware Evaluation Tool for
Benchmarking Spiking Neural Networks [4.0300632886917]
SpikeSimは、IMCマップされたSNNの現実的なパフォーマンス、エネルギ、レイテンシ、領域評価を実現するツールである。
神経モジュールの面積の1.24倍と10倍に減少するSNNトポロジカルな変化と全エネルギー・遅延生成値を提案する。
論文 参考訳(メタデータ) (2022-10-24T01:07:17Z) - FPGA-optimized Hardware acceleration for Spiking Neural Networks [69.49429223251178]
本研究は,画像認識タスクに適用したオフライントレーニングによるSNN用ハードウェアアクセラレータの開発について述べる。
この設計はXilinx Artix-7 FPGAをターゲットにしており、利用可能なハードウェアリソースの40%を合計で使用している。
分類時間を3桁に短縮し、ソフトウェアと比較すると精度にわずか4.5%の影響を与えている。
論文 参考訳(メタデータ) (2022-01-18T13:59:22Z) - CondenseNeXt: An Ultra-Efficient Deep Neural Network for Embedded
Systems [0.0]
畳み込みニューラルネットワーク(英: Convolutional Neural Network, CNN)は、画像センサが捉えた視覚画像の分析に広く用いられているディープニューラルネットワーク(DNN)のクラスである。
本稿では,組込みシステム上でのリアルタイム推論のために,既存のCNNアーキテクチャの性能を改善するために,深層畳み込みニューラルネットワークアーキテクチャの新しい変種を提案する。
論文 参考訳(メタデータ) (2021-12-01T18:20:52Z) - Sub-bit Neural Networks: Learning to Compress and Accelerate Binary
Neural Networks [72.81092567651395]
Sub-bit Neural Networks (SNN) は、BNNの圧縮と高速化に適した新しいタイプのバイナリ量子化設計である。
SNNは、微細な畳み込みカーネル空間におけるバイナリ量子化を利用するカーネル対応最適化フレームワークで訓練されている。
ビジュアル認識ベンチマークの実験とFPGA上でのハードウェア展開は、SNNの大きな可能性を検証する。
論文 参考訳(メタデータ) (2021-10-18T11:30:29Z) - Binary Graph Neural Networks [69.51765073772226]
グラフニューラルネットワーク(gnns)は、不規則データに対する表現学習のための強力で柔軟なフレームワークとして登場した。
本稿では,グラフニューラルネットワークのバイナライゼーションのための異なる戦略を提示し,評価する。
モデルの慎重な設計とトレーニングプロセスの制御によって、バイナリグラフニューラルネットワークは、挑戦的なベンチマークの精度において、適度なコストでトレーニングできることを示しています。
論文 参考訳(メタデータ) (2020-12-31T18:48:58Z) - Hierarchical Neural Architecture Search for Deep Stereo Matching [131.94481111956853]
本稿では, ディープステレオマッチングのための最初のエンドツーエンド階層型NASフレームワークを提案する。
我々のフレームワークは、タスク固有の人間の知識をニューラルアーキテクチャ検索フレームワークに組み込んでいる。
KITTI stereo 2012、2015、Middleburyベンチマークで1位、SceneFlowデータセットで1位にランクインしている。
論文 参考訳(メタデータ) (2020-10-26T11:57:37Z) - Fully-parallel Convolutional Neural Network Hardware [0.7829352305480285]
本稿では,ハードウェアにArticial Neural Networks(ANN)を実装するための,新しい電力・面積効率アーキテクチャを提案する。
LENET-5として完全に並列なCNNを1つのFPGAに埋め込んでテストするのが初めてである。
論文 参考訳(メタデータ) (2020-06-22T17:19:09Z) - Traditional Method Inspired Deep Neural Network for Edge Detection [7.125116757822889]
最小限の複雑さで優れたエッジを生成するために,従来の手法にインスパイアされたフレームワークを提案する。
我々のTIN2(Traditional Inspired Network)モデルは、最近のBDCN2(Bi-Directional Cascade Network)よりも精度が高いが、より小さいモデルである。
論文 参考訳(メタデータ) (2020-05-28T09:20:37Z) - PatDNN: Achieving Real-Time DNN Execution on Mobile Devices with
Pattern-based Weight Pruning [57.20262984116752]
粗粒構造の内部に新しい次元、きめ細かなプルーニングパターンを導入し、これまで知られていなかった設計空間の点を明らかにした。
きめ細かいプルーニングパターンによって高い精度が実現されているため、コンパイラを使ってハードウェア効率を向上し、保証することがユニークな洞察である。
論文 参考訳(メタデータ) (2020-01-01T04:52:07Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト(すべての情報・翻訳含む)の品質を保証せず、本サイト(すべての情報・翻訳含む)を使用して発生したあらゆる結果について一切の責任を負いません。