論文の概要: A Power-Efficient Binary-Weight Spiking Neural Network Architecture for Real-Time Object Classification

• arxiv url: http://arxiv.org/abs/2003.06310v1
• Date: Thu, 12 Mar 2020 11:25:00 GMT
• ステータス: 処理完了
• システム内更新日: 2022-12-24 13:30:19.455512
• Title: A Power-Efficient Binary-Weight Spiking Neural Network Architecture for Real-Time Object Classification
• Title（参考訳）: リアルタイムオブジェクト分類のための電力効率2重スパイクニューラルネットワークアーキテクチャ
• Authors: Pai-Yu Tan, Po-Yao Chuang, Yen-Ting Lin, Cheng-Wen Wu, and Juin-Ming Lu
• Abstract要約: エッジプラットフォーム上での低消費電力リアルタイムオブジェクト分類のための二元重スパイクニューラルネットワーク(BW-SNN)ハードウェアアーキテクチャを提案する。 この設計では、完全なニューラルネットワークをオンチップに格納するので、オフチップの帯域幅を必要としない。
• 参考スコア（独自算出の注目度）: 1.5291703721641183
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Neural network hardware is considered an essential part of future edge devices. In this paper, we propose a binary-weight spiking neural network (BW-SNN) hardware architecture for low-power real-time object classification on edge platforms. This design stores a full neural network on-chip, and hence requires no off-chip bandwidth. The proposed systolic array maximizes data reuse for a typical convolutional layer. A 5-layer convolutional BW-SNN hardware is implemented in 90nm CMOS. Compared with state-of-the-art designs, the area cost and energy per classification are reduced by 7$\times$ and 23$\times$, respectively, while also achieving a higher accuracy on the MNIST benchmark. This is also a pioneering SNN hardware architecture that supports advanced CNN architectures.
• Abstract（参考訳）: ニューラルネットワークハードウェアは、将来のエッジデバイスの重要な部分だと考えられている。 本稿では,エッジプラットフォーム上での低消費電力リアルタイムオブジェクト分類のための,bw-snn(binary-weight spiking neural network)ハードウェアアーキテクチャを提案する。 この設計は、チップ上の完全なニューラルネットワークを格納するので、オフチップの帯域幅は不要である。 提案するsystolic配列は、典型的な畳み込み層に対するデータの再利用を最大化する。 5層畳み込みBW-SNNハードウェアを90nmCMOSで実装する。 最先端の設計と比較すると、分類当たりの面積コストとエネルギーは、それぞれ7$\times$と23$\times$に削減され、MNISTベンチマークでは高い精度を達成する。 これはまた、先進的なCNNアーキテクチャをサポートするSNNハードウェアアーキテクチャのパイオニアでもある。

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