論文の概要: Spiker+: a framework for the generation of efficient Spiking Neural Networks FPGA accelerators for inference at the edge

• arxiv url: http://arxiv.org/abs/2401.01141v1
• Date: Tue, 2 Jan 2024 10:42:42 GMT
• ステータス: 処理完了
• システム内更新日: 2024-01-03 14:10:06.117009
• Title: Spiker+: a framework for the generation of efficient Spiking Neural Networks FPGA accelerators for inference at the edge
• Title（参考訳）: Spiker+:エッジでの推論のための効率的なスパイキングニューラルネットワークFPGAアクセラレータ生成のためのフレームワーク
• Authors: Alessio Carpegna, Alessandro Savino, Stefano Di Carlo
• Abstract要約: Spiker+はFPGA上で、エッジでの推論のために効率よく、低消費電力で、低領域でカスタマイズされたSpking Neural Networks(SNN)アクセラレータを生成するためのフレームワークである。 Spiker+ は MNIST と Spiking Heidelberg Digits (SHD) の2つのベンチマークデータセットでテストされている。
• 参考スコア（独自算出の注目度）: 49.42371633618761
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Including Artificial Neural Networks in embedded systems at the edge allows applications to exploit Artificial Intelligence capabilities directly within devices operating at the network periphery. This paper introduces Spiker+, a comprehensive framework for generating efficient, low-power, and low-area customized Spiking Neural Networks (SNN) accelerators on FPGA for inference at the edge. Spiker+ presents a configurable multi-layer hardware SNN, a library of highly efficient neuron architectures, and a design framework, enabling the development of complex neural network accelerators with few lines of Python code. Spiker+ is tested on two benchmark datasets, the MNIST and the Spiking Heidelberg Digits (SHD). On the MNIST, it demonstrates competitive performance compared to state-of-the-art SNN accelerators. It outperforms them in terms of resource allocation, with a requirement of 7,612 logic cells and 18 Block RAMs (BRAMs), which makes it fit in very small FPGA, and power consumption, draining only 180mW for a complete inference on an input image. The latency is comparable to the ones observed in the state-of-the-art, with 780us/img. To the authors' knowledge, Spiker+ is the first SNN accelerator tested on the SHD. In this case, the accelerator requires 18,268 logic cells and 51 BRAM, with an overall power consumption of 430mW and a latency of 54 us for a complete inference on input data. This underscores the significance of Spiker+ in the hardware-accelerated SNN landscape, making it an excellent solution to deploy configurable and tunable SNN architectures in resource and power-constrained edge applications.
• Abstract（参考訳）: エッジの組み込みシステムにニューラルネットワークを含めると、アプリケーションはネットワーク周辺で動作しているデバイス内で直接人工知能機能を活用できる。 本稿では,FPGA上で高効率,低消費電力,低領域にカスタマイズされたスパイキングニューラルネットワーク(SNN)アクセラレータを生成するための包括的なフレームワークであるスパイカー+を紹介する。 Spiker+は、構成可能な多層ハードウェアSNN、高効率なニューロンアーキテクチャのライブラリ、設計フレームワークを提供し、Pythonコードの数行で複雑なニューラルネットワークアクセラレータの開発を可能にする。 Spiker+ は MNIST と Spiking Heidelberg Digits (SHD) の2つのベンチマークデータセットでテストされている。 MNISTでは、最先端のSNNアクセラレータと比較して、競争性能を示している。 7,612個の論理セルと18個のブロックram(bram)が要求され、非常に小さなfpgaや消費電力に適合し、入力画像の完全な推論には180mwしか消費しない。 レイテンシは、最先端で見られる780us/imgに匹敵する。 著者の知る限り、Spikeer+はSHDでテストされた最初のSNNアクセラレータである。 この場合、アクセルは18,268個の論理セルと51個のブラムを必要とし、全体の消費電力は430mwで、入力データに対する完全な推論のためにレイテンシは54usである。 これにより、ハードウェアアクセラレーションされたSNNランドスケープにおけるSpikeer+の重要性が強調され、リソースおよび電力制約のあるエッジアプリケーションに設定可能でチューニング可能なSNNアーキテクチャをデプロイするための優れたソリューションとなる。

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