論文の概要: DNN-aided Read-voltage Threshold Optimization for MLC Flash Memory with Finite Block Length

• arxiv url: http://arxiv.org/abs/2004.05340v1
• Date: Sat, 11 Apr 2020 09:03:50 GMT
• ステータス: 処理完了
• システム内更新日: 2022-12-14 13:06:47.489691
• Title: DNN-aided Read-voltage Threshold Optimization for MLC Flash Memory with Finite Block Length
• Title（参考訳）: 有限ブロック長MLCフラッシュメモリにおけるDNN支援リード電圧閾値最適化
• Authors: Cheng Wang, Kang Wei, Lingjun Kong, Long Shi, Zhen Mei, Jun Li, and Kui Cai
• Abstract要約: MLCフラッシュメモリの誤り訂正性能は、リード電圧閾値の誤り訂正符号(ECC)のブロック長とログライクリフ比(LLR)と密接に関連している。 本稿では, MLCフラッシュメモリのリード電圧閾値を最適化し, 有限ブロック長ECCの復号性能を向上させる。
• 参考スコア（独自算出の注目度）: 34.35931246437989
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: The error correcting performance of multi-level-cell (MLC) NAND flash memory is closely related to the block length of error correcting codes (ECCs) and log-likelihood-ratios (LLRs) of the read-voltage thresholds. Driven by this issue, this paper optimizes the read-voltage thresholds for MLC flash memory to improve the decoding performance of ECCs with finite block length. First, through the analysis of channel coding rate (CCR) and decoding error probability under finite block length, we formulate the optimization problem of read-voltage thresholds to minimize the maximum decoding error probability. Second, we develop a cross iterative search (CIS) algorithm to optimize read-voltage thresholds under the perfect knowledge of flash memory channel. However, it is challenging to analytically characterize the voltage distribution under the effect of data retention noise (DRN), since the data retention time (DRT) is hard to be recorded for flash memory in reality. To address this problem, we develop a deep neural network (DNN) aided optimization strategy to optimize the read-voltage thresholds, where a multi-layer perception (MLP) network is employed to learn the relationship between voltage distribution and read-voltage thresholds. Simulation results show that, compared with the existing schemes, the proposed DNN-aided read-voltage threshold optimization strategy with a well-designed LDPC code can not only improve the program-and-erase (PE) endurance but also reduce the read latency.
• Abstract（参考訳）: マルチレベルセル(MLC)NANDフラッシュメモリの誤り訂正性能は、リード電圧閾値の誤り訂正符号(ECC)のブロック長とログライクリフ比(LLR)と密接に関連している。 本稿では, MLCフラッシュメモリのリード電圧閾値を最適化し, 有限ブロック長ECCの復号性能を向上させる。 まず、チャネル符号化率(CCR)と有限ブロック長での復号誤差確率の分析により、リード電圧閾値の最適化問題を定式化し、最大復号誤差確率を最小化する。 第2に,フラッシュメモリチャネルの完全知識の下での可読電圧閾値を最適化するクロスイテレーティブサーチ(cis)アルゴリズムを開発した。 しかし、データ保持時間(drt)は実際にフラッシュメモリに記録することが困難であるため、データ保持ノイズ(drn)の影響下での電圧分布を解析的に特徴付けることは困難である。 この問題に対処するため, 深層ニューラルネットワーク(DNN)による読み出し電圧閾値の最適化手法を開発し, 電圧分布と読み出し電圧閾値の関係を学習するために, 多層認識(MLP)ネットワークを用いる。 シミュレーションの結果,提案したLDPC符号を用いたDNN支援型リード電圧しきい値最適化手法は,プログラム・アンド・エアース(PE)の耐久性を向上するだけでなく,読み出し遅延を低減できることがわかった。

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