論文の概要: A scalable and efficient convolutional neural network accelerator using HLS for a System on Chip design

• arxiv url: http://arxiv.org/abs/2004.13075v2
• Date: Wed, 7 Oct 2020 06:58:55 GMT
• ステータス: 処理完了
• システム内更新日: 2022-12-09 05:58:06.663452
• Title: A scalable and efficient convolutional neural network accelerator using HLS for a System on Chip design
• Title（参考訳）: システムオンチップ設計のためのHLSを用いたスケーラブルで効率的な畳み込みニューラルネットワークアクセラレータ
• Authors: Kim Bjerge, Jonathan Horsted Schougaard and Daniel Ejnar Larsen
• Abstract要約: 提示されたCNNAは、ハードウェアアクセラレーションに高レベル合成(HLS)とSystemCを使用するスケーラブルなアーキテクチャを備えている。 Pythonからエクスポートされた畳み込みニューラルネットワークを高速化し、畳み込み、最大プール、完全に接続されたレイヤの組み合わせをサポートする。 平均消費電力は2.63Wで、効率は6.0GOPS/Wである。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: This paper presents a configurable Convolutional Neural Network Accelerator (CNNA) for a System on Chip design (SoC). The goal was to accelerate inference of different deep learning networks on an embedded SoC platform. The presented CNNA has a scalable architecture which uses High Level Synthesis (HLS) and SystemC for the hardware accelerator. It is able to accelerate any Convolutional Neural Network (CNN) exported from Python and supports a combination of convolutional, max-pooling, and fully connected layers. A training method with fixed-point quantized weights is proposed and presented in the paper. The CNNA is template-based, enabling it to scale for different targets of the Xilinx Zynq platform. This approach enables design space exploration, which makes it possible to explore several configurations of the CNNA during C- and RTL-simulation, fitting it to the desired platform and model. The CNN VGG16 was used to test the solution on a Xilinx Ultra96 board using PYNQ. The result gave a high level of accuracy in training with an auto-scaled fixed-point Q2.14 format compared to a similar floating-point model. It was able to perform inference in 2.0 seconds, while having an average power consumption of 2.63 W, which corresponds to a power efficiency of 6.0 GOPS/W.
• Abstract（参考訳）: 本稿では,チップ設計システム(SoC)のための構成可能な畳み込みニューラルネットワーク加速器(CNNA)を提案する。 目標は、組込みSoCプラットフォーム上で異なるディープラーニングネットワークの推論を高速化することであった。 提示されたCNNAは、ハードウェアアクセラレーションに高レベル合成(HLS)とSystemCを使用するスケーラブルなアーキテクチャを備えている。 pythonからエクスポートされた任意の畳み込みニューラルネットワーク(cnn)を加速することができ、畳み込み層、最大プール層、完全接続層の組み合わせをサポートする。 固定点量子化重み付きトレーニング法を提案し,本論文で紹介した。 CNNAはテンプレートベースで、Xilinx Zynqプラットフォームのさまざまなターゲットに対してスケールすることができる。 このアプローチは設計空間の探索を可能にし、cおよびrtlシミュレーション中にcnnaのいくつかの構成を探索し、所望のプラットフォームとモデルに適合させることができる。 CNN VGG16は、PYNQを使用してXilinx Ultra96ボード上でソリューションをテストするために使用された。 その結果、同様の浮動小数点モデルと比較して、自動スケールの固定点 Q2.14 フォーマットでのトレーニングの精度が高かった。 2.0秒で推論が可能で、平均消費電力は2.63wで、これは6.0gops/wの電力効率に相当する。

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