論文の概要: Exploration of Hardware Acceleration Methods for an XNOR Traffic Signs Classifier

• arxiv url: http://arxiv.org/abs/2104.02303v1
• Date: Tue, 6 Apr 2021 06:01:57 GMT
• ステータス: 処理完了
• システム内更新日: 2021-04-07 14:19:12.871741
• Title: Exploration of Hardware Acceleration Methods for an XNOR Traffic Signs Classifier
• Title（参考訳）: XNOR交通信号分類器のためのハードウェア高速化手法の探索
• Authors: Dominika Przewlocka-Rus, Marcin Kowalczyk, Tomasz Kryjak
• Abstract要約: 本研究では,交通標識分類のためのXNORネットワークの高速化の可能性を検討する。 我々は,約450fpsの推論が可能な,XNORネットワーク用の独自のHDLアクセラレータを提案する。 さらに優れた結果は、Xilinx FINNアクセラレータの2番目の方法で得られ、550フレームレートで入力画像を処理することができます。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Deep learning algorithms are a key component of many state-of-the-art vision systems, especially as Convolutional Neural Networks (CNN) outperform most solutions in the sense of accuracy. To apply such algorithms in real-time applications, one has to address the challenges of memory and computational complexity. To deal with the first issue, we use networks with reduced precision, specifically a binary neural network (also known as XNOR). To satisfy the computational requirements, we propose to use highly parallel and low-power FPGA devices. In this work, we explore the possibility of accelerating XNOR networks for traffic sign classification. The trained binary networks are implemented on the ZCU 104 development board, equipped with a Zynq UltraScale+ MPSoC device using two different approaches. Firstly, we propose a custom HDL accelerator for XNOR networks, which enables the inference with almost 450 fps. Even better results are obtained with the second method - the Xilinx FINN accelerator - enabling to process input images with around 550 frame rate. Both approaches provide over 96% accuracy on the test set.
• Abstract（参考訳）: ディープラーニングアルゴリズムは多くの最先端のビジョンシステムの主要なコンポーネントであり、特に畳み込みニューラルネットワーク(CNN)は精度においてほとんどのソリューションより優れている。 このようなアルゴリズムをリアルタイムアプリケーションに適用するには、メモリと計算の複雑さの課題に対処する必要がある。 最初の問題に対処するために、精度の低いネットワーク、特にバイナリニューラルネットワーク(XNORとも呼ばれる)を使用します。 計算要求を満たすため,高並列・低消費電力FPGAデバイスを提案する。 本研究では,交通標識分類におけるXNORネットワークの高速化の可能性を検討する。 訓練されたバイナリネットワークは、2つの異なるアプローチを用いてZCU 104開発ボード上に実装され、Zynq UltraScale+ MPSoCデバイスを備えている。 まず、約450fpsで推論が可能なxnorネットワーク用のカスタムhdlアクセラレータを提案する。 さらによい結果が得られたのは、Xilinx FINNアクセラレーターである第2の手法により、約550フレームレートで入力画像を処理することができる。 どちらのアプローチも、テストセットで96%以上の精度を提供する。

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