論文の概要: In-memory Implementation of On-chip Trainable and Scalable ANN for AI/ML Applications

• arxiv url: http://arxiv.org/abs/2005.09526v1
• Date: Tue, 19 May 2020 15:36:39 GMT
• ステータス: 処理完了
• システム内更新日: 2022-12-01 13:13:49.151184
• Title: In-memory Implementation of On-chip Trainable and Scalable ANN for AI/ML Applications
• Title（参考訳）: AI/MLアプリケーションのためのオンチップトレーニングおよびスケーラブルANNのインメモリ実装
• Authors: Abhash Kumar, Jawar Singh, Sai Manohar Beeraka, and Bharat Gupta
• Abstract要約: 本稿では,人工知能(AI)と機械学習(ML)アプリケーションを実現するための,ANNのためのインメモリコンピューティングアーキテクチャを提案する。 我々の新しいオンチップトレーニングとインメモリアーキテクチャは、プリチャージサイクル当たりの配列の複数行を同時にアクセスすることで、エネルギーコストを削減し、スループットを向上させる。 提案したアーキテクチャはIRISデータセットでトレーニングされ、以前の分類器と比較してMAC当たりのエネルギー効率が4,6倍に向上した。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Traditional von Neumann architecture based processors become inefficient in terms of energy and throughput as they involve separate processing and memory units, also known as~\textit{memory wall}. The memory wall problem is further exacerbated when massive parallelism and frequent data movement are required between processing and memory units for real-time implementation of artificial neural network (ANN) that enables many intelligent applications. One of the most promising approach to address the memory wall problem is to carry out computations inside the memory core itself that enhances the memory bandwidth and energy efficiency for extensive computations. This paper presents an in-memory computing architecture for ANN enabling artificial intelligence (AI) and machine learning (ML) applications. The proposed architecture utilizes deep in-memory architecture based on standard six transistor (6T) static random access memory (SRAM) core for the implementation of a multi-layered perceptron. Our novel on-chip training and inference in-memory architecture reduces energy cost and enhances throughput by simultaneously accessing the multiple rows of SRAM array per precharge cycle and eliminating the frequent access of data. The proposed architecture realizes backpropagation which is the keystone during the network training using newly proposed different building blocks such as weight updation, analog multiplication, error calculation, signed analog to digital conversion, and other necessary signal control units. The proposed architecture was trained and tested on the IRIS dataset which exhibits $\approx46\times$ more energy efficient per MAC (multiply and accumulate) operation compared to earlier classifiers.
• Abstract（参考訳）: 従来のフォン・ノイマンアーキテクチャに基づくプロセッサは、別個の処理とメモリユニット(-\textit{Memory wall} とも呼ばれる)を含むため、エネルギーとスループットの面で非効率になる。 多数のインテリジェントなアプリケーションを可能にするニューラルネットワーク(ann)のリアルタイム実装のために、処理ユニットとメモリユニット間での大規模並列性と頻繁なデータ移動が必要な場合、メモリウォールの問題はさらに悪化する。 メモリウォール問題に対処する最も有望なアプローチの1つは、メモリコア内部で計算を行い、広範な計算のためにメモリ帯域幅とエネルギー効率を高めることである。 本稿では,人工知能 (ai) と機械学習 (ml) アプリケーションを実現する ann のためのインメモリコンピューティングアーキテクチャを提案する。 提案アーキテクチャは,多層パーセプトロンの実装に標準6トランジスタ (6T) 静的ランダムアクセスメモリ (SRAM) コアをベースとしたディープインメモリアーキテクチャを利用する。 提案するオンチップ・トレーニングおよび推論インメモリ・アーキテクチャは,プリチャージサイクル毎に複数行のsramアレイに同時アクセスし,データの頻繁なアクセスをなくし,エネルギーコストを削減し,スループットを向上させる。 提案アーキテクチャは、重み付け、アナログ乗算、エラー計算、デジタル変換への符号付きアナログ、その他の必要な信号制御ユニットなど、新たなビルディングブロックを用いて、ネットワークトレーニングの鍵となるバックプロパゲーションを実現する。 提案したアーキテクチャは、以前の分類器と比較してMAC当たりのエネルギー効率(複数および蓄積)を$\approx46\times$高めるIRISデータセットでトレーニングされ、テストされた。

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